prompt技巧：如何让AI写出我想要的风格的verilog代码？

在芯片研发中，AI生成代码已经成了日常标配。但很多工程师会发现一个奇怪的现象：让AI"写一个简洁的APB slave模块"，它给你的代码往往平淡无奇，甚至有点啰嗦。但如果换个说法，输出的代码立刻变得干净利落，注释也变得犀利直接。

抽象词汇的困境

"简洁"、"清晰"、"高效"这些词，对人类工程师来说有明确含义。但对大模型来说，这些词太模糊了。什么叫简洁？是减少代码行数，还是减少模块层级？是省略注释，还是精简信号命名？

大模型在训练时见过无数种"简洁"的实现方式，每一种都被人类标注为"简洁"。结果就是，当你说"简洁"时，模型不知道该激活哪一种模式，最后输出的是一个平均值——不好不坏，没有特点。