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Zedboard入门实战：从Verilog到HLS的5个经典实验（附完整代码）

news 2026/8/25 3:56:18

Zedboard实战指南：5个实验打通FPGA开发全流程

第一次拿到Zedboard开发板时，面对Xilinx Zynq这颗集成了ARM处理器和FPGA的SoC芯片，我完全不知从何下手。经过几个月的摸索，终于总结出这套从Verilog到HLS的完整学习路径。本文将带你用5个经典实验，逐步掌握Zynq平台开发的精髓。

1. 开发环境准备与基础概念

在开始实验前，我们需要准备好开发环境和理解几个核心概念。Vivado设计套件是Xilinx提供的FPGA开发工具链，包含从RTL设计到比特流生成的全套功能。而SDK（Software Development Kit）则是用于开发运行在ARM处理器上的软件。

必备工具清单：

Vivado Design Suite（建议2018.3以上版本）
Zedboard开发板及配套电源线、USB线
Micro SD卡（用于启动Linux系统）
网线（用于调试通信）

提示：安装Vivado时选择"WebPACK"免费版本即可满足基础开发需求，注意勾选Zynq-7000器件支持。

Zynq芯片的独特之处在于它将处理系统（PS）和可编程逻辑（PL）集成在单颗芯片上。PS端是双核ARM Cortex-A9处理器，可以运行完整的操作系统；PL端则是传统的FPGA逻辑资源。两者通过AXI总线实现高速通信，这种架构为嵌入式系统设计带来了前所未有的灵活性。

2. 实验一：PL端Verilog入门 - 按键控制LED

这个实验将带你迈出FPGA开发的第一步。我们将在PL端用Verilog实现最简单的组合逻辑 - 按键控制LED亮灭。

2.1 创建Vivado工程

启动Vivado后，选择"Create Project"向导：

指定工程名称（如led_control）和存储路径
选择"RTL Project"类型
添加源文件时选择"Create File"，命名为led_control.v
在器件选择页面输入"xc7z020clg484-1"（Zedboard的Zynq型号）

module led_control( input wire [3:0] sw, output wire [3:0] led ); assign led = sw; endmodule

这段代码实现了最简单的直连逻辑 - 将4个开关状态直接输出到4个LED。

2.2 管脚约束与实现

在"Sources"面板右键点击"Constraints"，选择"Add or Create Constraints"，新建XDC文件：

set_property PACKAGE_PIN F22 [get_ports {sw[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw[0]}] # 其他开关和LED管脚约束类似

生成比特流后，通过USB-JTAG接口下载到开发板。现在你应该能用板载开关直接控制LED了。这个简单实验验证了PL端的基本开发流程：编写RTL代码→指定管脚约束→生成配置比特流→下载运行。

3. 实验二：PS端Hello World - 搭建Zynq系统

现在让我们转向PS端，在ARM处理器上运行第一个程序。

3.1 创建带Zynq处理器的工程

在Vivado中新建工程时选择"Zynq-7000"模板。关键步骤包括：

使用IP Integrator创建Block Design
添加ZYNQ7 Processing System IP核
双击IP核进行配置：
- 在"PS-PL Configuration"中启用UART1（用于串口输出）
- 在"Clock Configuration"中设置CPU频率为666MHz
- 在"DDR Configuration"中选择正确的内存型号（MT41J256M16 RE-125）

生成HDL Wrapper后，创建顶层模块并生成比特流。导出硬件时勾选"Include bitstream"。

3.2 SDK软件开发

启动Vivado SDK后：

选择"File→New→Application Project"
输入项目名称"hello_world"
选择"Hello World"模板
右键项目选择"Run As→Launch on Hardware"

在SDK的串口终端中，你将看到经典的"Hello World"输出。这个实验验证了PS端的基本开发流程，为后续更复杂的应用奠定了基础。

4. 实验三：PS+PL协同设计 - 软硬件流水灯

真正的威力在于PS和PL的协同工作。这个实验将用PS控制PL端的LED实现流水灯效果。

4.1 硬件平台搭建

在之前的Block Design中添加AXI GPIO IP核：

配置为4位输出（对应4个LED）
连接至Zynq的GPIO接口
设置地址空间为0x4120_0000

重新生成比特流并导出到SDK。关键优势在于：我们不需要手动指定管脚约束，AXI接口会自动完成PL和PS的连接。

4.2 软件控制逻辑

在SDK中创建新项目，编写流水灯控制代码：

#include "xgpio.h" int main() { XGpio gpio; XGpio_Initialize(&gpio, XPAR_AXI_GPIO_0_DEVICE_ID); XGpio_SetDataDirection(&gpio, 1, 0x00); // 设置为输出 while(1) { for(int i=0; i<4; i++) { XGpio_DiscreteWrite(&gpio, 1, 1<<i); usleep(500000); // 500ms延时 } } return 0; }

这个实验展示了典型的软硬件协同设计模式：PS负责控制逻辑，PL实现具体功能，通过AXI总线高效通信。

5. 实验四：DMA数据传输 - 高效内存访问

直接内存访问（DMA）是提升PS和PL间数据传输效率的关键技术。本实验将构建DDR→DMA→FIFO→DMA→DDR的完整环路。

5.1 硬件系统集成

在Block Design中添加以下IP核：

AXI DMA（配置为Scatter Gather模式）
AXI FIFO（数据缓冲）
AXI SmartConnect（连接优化）

关键连接包括：

Zynq的HP端口（高性能AXI）连接DMA
DMA的MM2S和S2MM接口连接FIFO
生成中断信号连接Zynq的IRQ

5.2 软件驱动程序

DMA测试程序的主要逻辑：

// 初始化DMA XDmaPs_CfgInitialize(&dmaInst, &dmaConfig, dmaConfig.BaseAddress); // 设置传输描述符 XDmaPs_BdRingSetLength(&bdRing, BD_COUNT, BUFFER_SIZE); XDmaPs_BdRingSetAddr(&bdRing, srcAddr, destAddr); // 启动传输 XDmaPs_BdRingStart(&bdRing);

通过DMA传输，数据可以不经过CPU直接在PS内存和PL之间移动，大幅提升吞吐量。实测显示，相比PS直接读写PL寄存器，DMA方式可以获得10倍以上的带宽提升。

6. 实验五：HLS加速 - 矩阵乘法实现

高层次综合（HLS）让开发者能用C/C++开发FPGA加速器。本实验将实现矩阵乘法加速器。

6.1 HLS IP核开发

创建Vivado HLS项目，编写矩阵乘法核心算法：

void matrix_mult( int a[MAT_SIZE][MAT_SIZE], int b[MAT_SIZE][MAT_SIZE], int result[MAT_SIZE][MAT_SIZE]) { #pragma HLS INTERFACE ap_fifo port=a #pragma HLS INTERFACE ap_fifo port=b #pragma HLS PIPELINE II=1 for(int i = 0; i < MAT_SIZE; i++) { for(int j = 0; j < MAT_SIZE; j++) { int sum = 0; for(int k = 0; k < MAT_SIZE; k++) { sum += a[i][k] * b[k][j]; } result[i][j] = sum; } } }

经过综合后生成IP核，可以导出到Vivado IP库中。