50天学习FPGA第16天-verilog的模块与端口

目录

简介

目标

模块

端口

端口列表

简介

在前面学习中，我们对Verilog中的基础内容，基本约定和语法结构等有了一定的理解。在本章中，我们从Verilog的角度对模块和端口做进一步的讨论。

目标

说明Verilog模块定义中的各个组成部分，例如模块名、端口列表、参数、变量声明、数据流描述语句、行为语句、调用（实例引用）其他模块以及任务和函数等。

理解如何定义模块的端口列表以及在Verilog中如何声明。

讲述模块实例的端口连接规则。

理解如何通过有序列表和名字将端口与外部信号相连。

解释对Verilog 标识符的层次引用。

模块

一个模块由不同的模块组成

模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。端口是模块与外部环境交互的通道，只有在模块有端口的情况下才需要有端口列表