看到有些同学在折腾轨到轨运放时被输入级跨导跳变坑惨了，今天这个用三倍电流镜锁死跨导的设计说不定能救场。咱们直接拆解这个实测过的电路，从输入级到版图都给你摸透了

轨到轨(rail to rail)运放，输入采用三倍电流镜实现恒定跨导轨到轨运放，运放增益115dB以上，带宽GBW=27MHz左右，PM等于60以上，你们也可以自己仿真PSRR,CMRR,SR等指标，亲测有效。 文档包含smic 40nm的工艺库，电路原理图以及前仿真状态，版图，DRC仿真，LVS仿真都能过，提取寄生参数后仿真与前仿真相差不大，并且版图是工程师所画，对于新手或者本科参加集创赛的同学来说有很大的参考意义

输入级这玩意儿挺有意思：两组N管和P管并联，靠三倍电流镜自动切换工作区域。当共模电压低时，PMOS这边电流直接翻三倍撑起跨导；电压高了就轮到NMOS接力。代码里电流镜比例设置得很妙：

M1 (n1 n1 vss vss) nmos w=2u l=0.5u M2 (n2 n1 vss vss) nmos w=2u l=0.5u m=3

这m=3可不是随便写的，实测发现三倍镜像能把跨导波动压到5%以内。跑个DC扫描看看，输入对管的gm曲线像被熨斗烫过一样平整，再也不怕工作区切换时运放突然抽风。

中间级直接怼了个折叠共源共栅，增益飙到115dB的秘密在这儿：

Rc = 50k // 这个电阻调谐相位裕度一绝 Cc = 2p // 补偿电容别抠门，实测加到2.5p相位裕度能冲70度

有个骚操作是在调零电阻上并联了反向二极管，瞬态仿真时摆率直接从8V/μs提到12V/μs。新手注意别在版图里把这俩器件隔太远，否则寄生效应对冲效果就凉了。

说到版图，工程师留了个防呆设计——输入差分对强制对称布局。看这代码：

LAYOUT PATH "input_pair" SYMMETRY X

实测LVS时发现哪怕差个0.1μm的栅长，CMRR都能掉10dB。电源走线用了双环结构，后仿真PSRR在1MHz还能保持80dB，比单走线方案稳得多。

最后丢个仿真脚本彩蛋：

meas AC gain max v(out) // 测增益别傻乎乎看波形 find phase when gain=0 // 相位裕度要卡这个点 deriv vout 0.1n // 摆率计算别踩坑

跑完记得对比前仿后仿数据，这设计寄生参数影响控制在3%以内。集创赛选手直接拿去做模块级联，省下的时间够你多睡两晚好觉了。