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FPGA实现DDS信号发生器：从原理到工程实践

news 2026/8/29 12:11:12

1. 项目概述：从零开始理解FPGA上的DDS信号发生器

如果你刚开始接触FPGA，看到“DDS正弦信号发生器”这个标题，可能会觉得它既熟悉又陌生。熟悉是因为“信号发生器”是电子工程里最基础的仪器之一，陌生则是因为“DDS”和“FPGA”这两个词组合在一起，听起来就充满了数字电路和信号处理的味道。我刚开始做这个项目时，也是这种感觉。但别担心，这个项目其实是FPGA入门后，迈向实际应用的一个绝佳跳板。它不像点亮一个LED那么简单，也不像实现一个复杂通信协议那样让人望而生畏，它恰到好处地融合了数字逻辑设计、存储器操作和信号处理的基本思想。

简单来说，这个项目就是利用FPGA内部的资源，特别是ROM（只读存储器）和DDS（直接数字频率合成）技术，来产生一个频率、相位和幅度都可编程的正弦波信号。你可能会问，为什么不用单片机或者专用的DDS芯片？原因在于FPGA的并行性和可重构性。单片机是串行执行的，生成一个高频率、高精度的波形需要消耗大量CPU资源，且实时性受限。而专用的DDS芯片虽然性能好，但功能固定，灵活性差。FPGA则不同，你可以用硬件描述语言（如Verilog）设计一个完全符合你需求的“定制化”信号发生器，它可以高速、并行地运行，并且可以根据需要随时修改其内部结构，比如改变波形、增加调制功能等。

这个项目的核心价值在于，它能让你亲手打通从数字逻辑到模拟信号的完整链路。你会接触到几个关键概念：相位累加器、波形查找表（ROM）和数模转换（DAC）。通过这个项目，你不仅能学会如何在Vivado或Quartus里使用IP核（比如Block Memory Generator来生成ROM），更能深刻理解数字信号是如何一步步“合成”出我们需要的模拟波形的。这对于后续学习通信系统（如调制解调）、音频处理、甚至雷达信号处理等领域，都是一个非常扎实的基础。

2. 核心原理拆解：DDS是如何“无中生有”地造出正弦波的？

要理解DDS，我们可以把它想象成一个非常聪明的“查表员”。它手里有一张巨大的、预先计算好的正弦波数值表（存储在ROM里），它的工作就是按照指定的速度，依次读出这些数值，然后送给DAC转换成电压。

2.1 DDS的核心三要素

一个最基本的DDS系统包含三个核心部分，理解了它们，就理解了DDS的骨架。

1. 相位累加器这是DDS的“心脏”和“节拍器”。你可以把它看作一个N位的加法器，它在一个固定的时钟（clk）驱动下，不断地累加一个固定的值，这个值叫做频率控制字（Frequency Tuning Word, FTW）。相位累加器的输出，我们称之为相位字，它本质上代表了当前正弦波在0到2π周期内的“位置”。

  • 工作原理：每个时钟周期，相位累加器执行一次相位字 = 相位字 + FTW的操作。
  • 关键参数N：相位累加器的位宽N决定了频率分辨率。频率分辨率 = 系统时钟频率 / 2^N。N越大，你能设置的最小频率步进就越精细。例如，系统时钟100MHz，N=32位，那么频率分辨率就是100e6 / 2^32 ≈ 0.0233 Hz，非常精细。
  • 溢出与循环：相位累加器是一个累加器，当累加值超过其最大表示范围（2^N）时，它会自动溢出归零，这正好对应正弦波一个周期的结束和下一个周期的开始，实现了波形的周期性。

2. 波形查找表（ROM）这是DDS的“记忆库”。我们事先根据正弦函数，计算好一个完整周期（0到2π）内，各个相位点对应的幅度值，并将这些幅度值量化、编码后，存入一个ROM中。这个ROM的地址线宽度通常小于相位累加器的位宽N，因为我们不需要用全部的N位去寻址。通常，我们取相位累加器输出的高M位（M <= N）作为ROM的地址。这相当于对相位进行了“截断”或“量化”，用高M位来查找对应的幅度值。

  • 容量与精度：ROM的深度（2^M）和输出数据位宽决定了波形的幅度精度和存储的波形点数。M越大，ROM越深，存储的波形点越多，合成的波形相位噪声越低，越光滑。
  • 预计算：在FPGA设计阶段，我们就需要生成这个ROM的初始化文件（.coe或.mif文件），里面填满了正弦波的幅度数据。Vivado/Quartus的IP核会读取这个文件，并将其配置到FPGA的Block RAM资源中。

3. 数模转换器（DAC）这是连接数字世界和模拟世界的“桥梁”。ROM输出的数字幅度码，通过FPGA的IO引脚输出，连接到一个外部的DAC芯片。DAC将这些数字码转换成相应的模拟电压，最终在示波器上，你就看到了光滑的正弦波。

  • 关键参数：DAC的位数决定了输出波形的幅度分辨率。一个8位DAC只能产生256个不同的电压等级，而一个14位DAC可以产生16384个等级，波形细节更丰富。
  • 注意：FPGA本身通常不集成高精度DAC，所以这部分需要外接芯片，比如ADI的AD9708（8位）、AD9767（14位）等。

2.2 频率与相位的控制逻辑

理解了结构，我们再来看如何控制输出波形的特性。

频率控制：输出频率Fout由系统时钟Fclk、频率控制字FTW和相位累加器位宽N共同决定。公式为：Fout = (FTW * Fclk) / 2^N因此，你只需要通过改变FTW的值，就能线性、精确地改变输出频率。这是DDS相比模拟振荡器最大的优势之一：频率切换速度快、精度高、相位连续。

相位控制：如果你在将相位字送入ROM查表前，先给它加上一个固定的相位偏移字（Phase Offset Word, POW），那么输出的正弦波就会产生相应的相移。这在通信系统中用于产生正交信号（I/Q两路相差90度）非常有用。

注意：在实际FPGA实现时，为了节省资源，我们通常不会真的用一个加法器来实现相位累加，而是利用寄存器自身的累加特性。同时，ROM的初始化文件生成有技巧，比如对于对称的正弦波，可以只存储1/4周期的数据，然后通过地址映射来还原整个周期，这能节省75%的ROM资源。

3. 实战环境搭建与IP核配置

理论懂了，手就痒了。我们以Xilinx的Vivado平台为例，一步步搭建这个DDS系统。整个工程的核心，就是如何正确生成和配置那个存储正弦波的ROM。

3.1 工程创建与模块规划

首先，在Vivado中创建一个新项目，选择你的FPGA开发板型号（比如Basys3、Zybo等）。然后，我们需要规划几个主要的Verilog模块：

  1. 顶层模块（dds_top）：负责例化所有子模块，连接外部时钟、复位、控制开关（用于设置FTW）和DAC输出引脚。
  2. 相位累加器模块（phase_accumulator）：一个带使能和同步复位的N位累加器。
  3. ROM查表模块：这个我们不用手写，直接用Vivado的IP核——Block Memory Generator来生成。
  4. DAC驱动模块（可选，dac_driver）：如果外接的DAC是并行总线型的，可能需要一个简单的驱动来满足其建立/保持时间；如果是SPI接口的，则需要一个SPI控制器。这里我们先假设使用并行DAC。

3.2 生成正弦波ROM数据文件

这是准备工作中最关键的一步。我们需要一个.coe文件来初始化ROM。你可以用MATLAB、Python甚至Excel来生成。这里给出一个Python示例：

import numpy as np # 参数设置 ROM_DEPTH = 1024 # ROM深度，存储1024个点 ROM_WIDTH = 14 # 数据位宽，对应14位DAC AMPLITUDE = (2**(ROM_WIDTH-1)) - 1 # 峰值幅度，避免溢出 # 生成一个周期的正弦波数据（整数格式） index = np.arange(ROM_DEPTH) sin_value = np.sin(2 * np.pi * index / ROM_DEPTH) # 将幅度从[-1, 1]映射到[0, 2^ROM_WIDTH - 1]，并取整 rom_data = np.round(AMPLITUDE * sin_value + AMPLITUDE).astype(int) # 写入.coe文件 with open('sin_rom.coe', 'w') as f: f.write('memory_initialization_radix=10;\n') # 数据以10进制表示 f.write('memory_initialization_vector=\n') for i, data in enumerate(rom_data): f.write(str(data)) if i != ROM_DEPTH - 1: f.write(',\n') else: f.write(';')

这个脚本会生成一个包含1024个14位数据的文件，数据范围在0到16383之间（对于14位DAC）。这里有个重要细节：我们采用了“偏移二进制”格式，即正弦波的零值对应中间电平（8192），正峰值对应16383，负峰值对应0。这样DAC输出才是正负对称的交流信号。

3.3 配置Block Memory Generator IP核

在Vivado中，打开IP Catalog，搜索并打开“Block Memory Generator”。

  1. Basic标签页：

    • Memory Type：选择Single Port ROM。因为我们只需要读。
    • Port A Options：
      • Write Width： 保持默认，后续设置。
      • Write Depth： 保持默认，后续设置。
      • 勾选Load Init File。
      • Coe file： 点击浏览，选择我们刚生成的sin_rom.coe文件。加载后，Write Width和Depth会自动更新为14和1024。
      • Operating Mode： 选择No Change。这个模式输出是寄存器型的，时序更好。

  2. Port A Output Options标签页：

    • 勾选Primitives Output Register。这会在ROM输出端加一级寄存器，改善时序，但会引入一个时钟周期的延迟。对于DDS来说，这个延迟是固定的，不影响功能，强烈建议勾选。
    • Read Latency： 通常设置为2或3。这代表了从地址输入到数据输出需要多少个时钟周期。勾选了输出寄存器后，这里通常显示为2。

  3. Other Options标签页：

    • 可以给IP核起个名字，比如sin_rom。

配置完成后，点击OK生成IP核。Vivado会生成一个sin_rom.xci文件以及对应的封装模块（sin_rom.v或sin_rom.vhd），我们可以在顶层模块中直接例化它。

实操心得：第一次生成.coe文件时，最容易犯的错误是数据格式和范围不对。务必确认你的数据范围没有超出DAC的表示范围（比如14位数据不能超过16383），并且格式（二进制、十进制、十六进制）与IP核中设置的memory_initialization_radix一致。用MATLAB或Python生成后，最好用文本编辑器打开检查一下头几行和最后几行数据。

4. Verilog代码实现与关键设计

有了IP核，我们就可以编写核心的Verilog代码了。这里给出一个简化的、易于理解的版本，重点展示思路。

4.1 相位累加器模块

module phase_accumulator #( parameter N = 32 // 相位累加器位宽 )( input wire clk, input wire rst_n, input wire [N-1:0] ftw_i, // 频率控制字输入 output reg [N-1:0] phase_o // 当前相位字输出 ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin phase_o <= {N{1'b0}}; // 复位时相位清零 end else begin phase_o <= phase_o + ftw_i; // 每个时钟周期累加FTW end end endmodule

这个模块非常简单，就是一个在时钟沿触发的累加器。N的取值很关键，它决定了频率分辨率。通常设置为24、28或32，根据你的系统时钟和所需的最低频率来定。

4.2 顶层模块设计与连接

顶层模块负责将各个部分连接起来，并处理与外部世界的接口。

module dds_top #( parameter PHASE_WIDTH = 32, parameter ROM_ADDR_WIDTH = 10, // 2^10 = 1024，对应ROM深度 parameter DAC_WIDTH = 14 )( input wire sys_clk, // 系统时钟，如100MHz input wire rst_n, // 低电平复位 input wire [PHASE_WIDTH-1:0] ftw_sw, // 来自拨码开关的FTW值 output wire [DAC_WIDTH-1:0] dac_data // 输出到DAC的数据线 ); // 内部信号声明 wire [PHASE_WIDTH-1:0] phase_word; wire [ROM_ADDR_WIDTH-1:0] rom_addr; wire [DAC_WIDTH-1:0] rom_data; // 实例化相位累加器 phase_accumulator #( .N(PHASE_WIDTH) ) u_phase_accumulator ( .clk(sys_clk), .rst_n(rst_n), .ftw_i(ftw_sw), // FTW由外部开关设置 .phase_o(phase_word) ); // 取相位字的高位作为ROM地址 // 假设PHASE_WIDTH=32， ROM_ADDR_WIDTH=10，则取[31:22]位 assign rom_addr = phase_word[PHASE_WIDTH-1:PHASE_WIDTH-ROM_ADDR_WIDTH]; // 实例化ROM IP核 sin_rom u_sin_rom ( .clka(sys_clk), // 时钟 .addra(rom_addr), // 地址输入 .douta(rom_data) // 正弦波数据输出 ); // 将ROM数据直接赋给DAC输出 assign dac_data = rom_data; endmodule

关键点解析：

  1. 地址映射：assign rom_addr = phase_word[PHASE_WIDTH-1:PHASE_WIDTH-ROM_ADDR_WIDTH];这一行是精髓。它截取了相位累加器输出的高M位（这里是10位）作为ROM地址。为什么取高位？因为高位变化慢，代表了相位的粗调；低位变化快，代表了相位的细调。用高位寻址，相当于对相位进行了“量化”，用1024个点来近似一个连续的正弦波。被舍弃的低位信息，就是DDS输出信号的相位噪声来源之一。
  2. 资源利用：ROM的深度（1024）远小于相位累加器的计数范围（2^32）。这意味着我们只用了相位空间的很小一部分来查表，这是精度和资源之间的折衷。
  3. 输出连接：这里直接将ROM输出连接到DAC。在实际中，如果DAC需要特定的控制时序（如片选、写使能），可能需要一个额外的驱动模块。

4.3 引脚约束与时钟管理

代码写完后，需要创建约束文件（.xdc），将逻辑端口映射到FPGA的实际物理引脚上。

# 时钟引脚约束 set_property PACKAGE_PIN W5 [get_ports sys_clk] set_property IOSTANDARD LVCMOS33 [get_ports sys_clk] create_clock -period 10.000 -name sys_clk -waveform {0.000 5.000} [get_ports sys_clk] # 复位引脚约束（假设连接到一个按钮） set_property PACKAGE_PIN U18 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # DAC数据引脚约束（以14位并行DAC为例，需要14个IO） set_property PACKAGE_PIN V17 [get_ports {dac_data[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {dac_data[0]}] ... # 为dac_data[1]到dac_data[13]重复类似约束 # FTW输入开关约束（假设用16个拨码开关输入FTW的高16位） set_property PACKAGE_PIN V16 [get_ports {ftw_sw[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {ftw_sw[0]}] ... # 为ftw_sw[1]到ftw_sw[15]重复类似约束

注意事项：DAC的接口电平必须匹配。如果你的FPGA Bank电压是3.3V（LVCMOS33），而DAC是1.8V（LVCMOS18），直接连接会损坏器件。务必查阅开发板和DAC模块的 schematic，确认电平兼容性，必要时使用电平转换芯片。

5. 系统仿真与上板调试

在把设计烧录到FPGA之前，仿真是必不可少的步骤，它能帮你提前发现很多逻辑错误。

5.1 编写Testbench进行仿真

我们可以编写一个简单的测试平台，给DDS模块施加激励，观察其输出。

`timescale 1ns / 1ps module tb_dds_top(); reg clk; reg rst_n; reg [31:0] ftw_sw; wire [13:0] dac_data; // 实例化被测模块 dds_top u_dut ( .sys_clk(clk), .rst_n(rst_n), .ftw_sw(ftw_sw), .dac_data(dac_data) ); // 生成时钟，周期10ns (100MHz) initial clk = 0; always #5 clk = ~clk; // 测试过程 initial begin // 初始化 rst_n = 0; ftw_sw = 32'd0; #100; rst_n = 1; #20; // 测试案例1：输出一个固定频率 // 计算FTW：目标频率1MHz， Fclk=100MHz， N=32 // FTW = Fout * 2^N / Fclk = 1e6 * 2^32 / 100e6 ≈ 42949673 ftw_sw = 32'd42949673; #50000; // 仿真一段时间 // 测试案例2：改变频率 ftw_sw = 32'd107374182; // 对应约2.5MHz #50000; $finish; end // 将波形数据写入文件，方便用MATLAB等工具分析 integer file; initial begin file = $fopen("dac_output.txt", "w"); forever begin @(posedge clk); $fwrite(file, "%d\n", dac_data); end end endmodule

在Vivado中运行仿真后，你可以在波形窗口看到dac_data信号在不断变化。更直观的方法是，将仿真数据导出到文本文件，然后用MATLAB或Python画图，看看是不是一个标准的正弦波。

5.2 上板调试与问题排查

仿真通过后，就可以生成比特流文件，下载到FPGA开发板了。连接好DAC模块和示波器，上电后你应该能在示波器上看到一个正弦波。

常见问题与排查技巧：

  1. 没有波形输出，或者是一条直线

    • 检查电源和时钟：确保FPGA和DAC模块供电正常，系统时钟是否真的送到了FPGA的时钟引脚。用示波器测量时钟引脚。
    • 检查复位信号：确认复位按钮的电平是否正确。你的代码是低电平复位，但按钮按下时是给高电平还是低电平？用万用表或示波器测量。
    • 检查DAC连接：确认DAC的数据线、时钟线（如果有）、控制线是否与FPGA正确连接，有没有接错、虚焊。
    • 检查FTW值：如果FTW设置为0，相位累加器不累加，地址不变，ROM输出恒定值，DAC输出就是直流。确保拨码开关设置了一个非零值。

  2. 波形频率不对

    • 核对计算公式：回顾Fout = (FTW * Fclk) / 2^N公式。确认你的Fclk（约束文件里设置的）、N（代码中参数）、FTW（开关设置值）计算是否正确。
    • 测量实际时钟：用示波器测量FPGA输入时钟的实际频率，可能和理论值有微小偏差。
    • 地址截断影响：由于我们只用相位字的高位寻址，相当于对频率也进行了量化。输出频率会有微小的量化误差，这是理论上的，无法避免，但通常很小。

  3. 波形有毛刺或失真

    • DAC驱动时序：如果是并行DAC，需要满足数据建立时间和保持时间。可能需要在ROM输出后加一级寄存器，并确保送到DAC的时钟（如果有时钟）与数据对齐。
    • 电源噪声：数字电路的快速开关会在电源上产生噪声，影响模拟输出。确保数字电源和模拟电源之间使用了磁珠或电感进行隔离，并在DAC的电源引脚附近放置足够的去耦电容（0.1uF和10uF组合）。
    • ROM数据问题：检查生成的.coe文件，数据是否平滑变化，有没有跳变点。可以用MATLAB画出ROM中的数据看看。

  4. 资源占用过高

    • 优化ROM：如果只用到了正弦波，可以尝试只存储1/4周期数据，然后通过地址映射（判断地址最高两位）来合成完整周期，能节省大量Block RAM。
    • 降低精度：如果对波形质量要求不高，可以降低ROM的数据位宽（DAC_WIDTH）或深度（ROM_ADDR_WIDTH）。

一个实用的调试技巧：在FPGA设计中加入一个ILA（Integrated Logic Analyzer）IP核，它可以像示波器一样，实时抓取FPGA内部的信号，比如phase_word、rom_addr、rom_data。通过ILA，你可以直观地看到相位是否在累加、地址是否在变化、ROM输出的数据是否正确，这比盲目猜测高效得多。

6. 性能优化与功能扩展

一个基础的DDS做出来后，你可以从以下几个方面进行优化和扩展，让它变得更强大、更实用。

6.1 提升性能：相位抖动与幅度压缩

相位抖动（Phase Dithering）前面提到，用相位字的高位寻址会引入相位量化误差，表现为输出频谱中的杂散。一种改善方法是相位抖动。思路是：在截取高位地址前，将一个低能量的伪随机噪声加到相位字上。这样可以将量化误差的能量“打散”，转化为宽带的底噪，从而降低离散杂散的幅度。虽然整体噪声功率可能略有上升，但最讨厌的单一频率杂散会被抑制。

幅度压缩（Amplitude Compression）对于高精度DDS（如N很大），ROM的容量会成指数增长。为了节省资源，可以采用幅度压缩技术。例如，只存储正弦波函数的高位部分（MSBs），而通过一个小的补偿ROM或多项式插值来恢复低位部分（LSBs）。Xilinx的DDS Compiler IP核内部就使用了类似的技术。

6.2 扩展功能：从单音到任意波形

多通道与正交输出修改ROM，使其同时输出正弦（sin）和余弦（cos）值，就可以得到一对正交信号。这在通信中用于生成I/Q两路信号，是调制解调的基础。你只需要在初始化ROM时，同时计算并存储sin和cos值到同一个ROM的不同存储区域，或者使用两个独立的ROM。

任意波形发生器（AWG）DDS的核心是“查表”，表里不一定非得是正弦波。你可以把任何你想要的波形数据（方波、三角波、锯齿波、甚至自定义的复杂波形）预先计算好，存入ROM。通过一个波形选择开关，切换ROM的初始化文件或选择不同的ROM块，就能实现多波形输出。这就把一个简单的正弦信号发生器升级成了功能更强的任意波形发生器。

添加调制功能在DDS的基础上，很容易添加调制功能。

  • 调频（FM）：不再让FTW是一个固定值，而是让它随着一个调制信号（如音频信号）实时变化。FTW = FTW_center + modulation_signal。
  • 调相（PM）：在相位累加器的输出上，加上一个时变的相位偏移字（POW）。phase_to_rom = phase_word + phase_mod_signal。
  • 调幅（AM）：在ROM输出的幅度数据上，乘以一个时变的幅度缩放因子。final_output = rom_data * amplitude_mod_signal。

这些调制功能都可以通过增加乘法器、加法器等数字电路模块来实现，充分体现了FPGA的灵活性和并行处理能力。

6.3 系统集成：与处理器协同工作

在像Zynq这样的FPGA+ARM SoC平台上，你可以将DDS设计成一个可配置的IP核。通过AXI总线，ARM处理器可以动态地配置DDS的频率控制字（FTW）、相位偏移字（POW），甚至通过DMA向波形RAM中更新波形数据。这样，你就拥有了一个由软件灵活控制的超高带宽信号发生引擎，非常适合在软件无线电、自动化测试等复杂系统中应用。

走到这一步，你已经不再仅仅是实现了一个课本上的DDS，而是拥有了一个可以嵌入到更大系统中的、高性能、可重构的信号生成核心模块。这其中的设计思想、优化方法和系统集成经验，才是这个项目带给你的最大财富。

http://www.cnnetsun.cn/news/4286417.html

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