硬件测试内容之九：PLL（芯片）

一、PLL的功能

锁相环（Phase-Locked Loop, PLL）的核心功能是实现频率和相位的精确控制。它通过一个精密的反馈控制系统，动态调整其内部振荡器的频率，使其与外部输入参考信号保持相位锁定。

在现代芯片（如SoC-system on a chip系统级芯片）中，PLL扮演着“心脏”的角色。它将外部晶振提供的低频、高稳定基准时钟，转换为芯片内部各个不同模块所需的各种高频时钟。例如，一个多核处理器内部的CPU、GPU、内存控制器等可能运行在完全不同的频率上，这些时钟都由PLL提供。PLL的性能直接决定了芯片的最高工作频率、时序余量和信号完整性。

二、PLL的测试方法

PLL的测试是一个系统工程，贯穿从设计到生产的全过程。主要方法可以分为以下几类：

• 仿真测试：在实际硬件生产之前，使用EDA工具（如ModelSim、MATLAB/Simulink）对PLL设计进行功能仿真和时序仿真，验证是否符合设计规格。

• 硬件测试：在芯片流片后或系统集成阶段，芯片邦定到PCB板上（加工工艺：COB），使用专业的测试仪器对物理样片进行实测。确保量产质量。

• 自动测试设备（ATE）测试：在芯片量产阶段，利用ATE对每一颗芯片的PLL进行快速、全面的参数测试，以确保其稳定性和精度。

硬件测试中用到的仪器：

• 频谱分析仪：用于分析信号的频谱，测量相位噪声、杂散等关键指标。

• 示波器：用于观察信号的时域波形，测量抖动、上升/下降时间，测量信号的频率和周期。

• 网络分析仪：用于测量PLL的频率响应等参数。

三、PLL的测试内容与核心指标

PLL测试是对其“速度、稳定、精度”三位一体的全面评估。其核心测试内容通常包括以下几个关键参数：

• 锁定能力：验证PLL能否在所有预设条件下（电压、温度、工艺角）正确锁定。

• 频率与相位：测量输出信号的频率精度、频率范围，以及输出与输入之间的相位误差。

• 抖动与相位噪声：评估时钟信号的短期稳定性和纯净度，是衡量信号质量的核心指标。

• 锁定时间：测量PLL从开始工作到进入锁定状态所需的时间。

• 杂散（Spurs）：测量输出频谱中不需要的离散频率分量。

• 稳定度：评估PLL在长时间运行或环境变化下的频率稳定度。

四、PLL测试用例示例

1. 锁定时间测试：

   • 步骤：给PLL施加一个参考时钟，监测其锁定指示信号（Lock Detect）或输出频率。

   • 判定：测量从参考时钟建立到PLL输出频率稳定在目标值（例如，误差在±1%以内）所需的时间，需小于规格书规定的最大值。

2. 频率精度测试：

   • 步骤：在PLL锁定后，用高精度频率计数器（或者高精度示波器）测量其输出频率。

   • 判定：测量值应在目标频率的允许误差范围内（如±100ppm）。

3. 抖动/相位噪声测试：

   • 步骤：使用频谱分析仪或专用相位噪声测试仪，在PLL锁定后测量其输出信号的相位噪声。

   • 判定：在指定频偏处（如1MHz）的相位噪声值应低于规格书规定的上限。

4. 锁定范围测试：

   • 步骤：在PLL锁定后，缓慢改变参考时钟的频率，直到PLL失锁。

   • 判定：PLL能保持锁定的参考频率范围应符合设计要求。

五、相关国标