如何在使用verdi 打开仿真波形显示uvm hierachy?
verdi 打开仿真波形显示uvm hierachy
要在Verdi中打开仿真波形并显示UVM层次结构（UVM Hierarchy），需要进行编译和仿真选项配置，具体步骤如下：
- 配置编译与仿真选项：
- 编译阶段：在UVM编译时，加入
-debug_access+all选项，确保仿真器可以访问所有变量和组件的信息。 - 仿真阶段：运行仿真时，需添加
-gui=verdi选项，启动Verdi图形界面并与VCS联合仿真。同时，添加+UVM_VERDI_TRACE="UVM_AWARE+RAL+HIER+COMPWAVE"选项，启用对UVM中register、component等结构的波形记录。若要记录transaction信息，还需添加+UVM_TR_RECORD选项。
- 编译阶段：在UVM编译时，加入
- 在Verdi中查看UVM层次结构：完成上述配置并运行仿真后，Verdi界面会自动弹出。点击Verdi界面中的“UVM”标签，即可查看整个UVM测试平台的层次结构，包括各个component的组织关系。
如何在使用verdi 打开仿真波形显示uvm hierachy?
在VCS中，要在打开波形时显示class成员中的变量信号，可在编译和仿真时添加以下选项：
-debug_acc+all：开启所有调试访问权限，这是关键选项，能让VCS保留足够的调试信息，以便后续查看class成员变量。-kdb：生成Verdi知识数据库（KDB），用于Verdi与VCS联合调试时获取相关信息。+v2k：支持Verilog - 2001标准，确保SystemVerilog特性正常工作，因为UVM等通常基于SystemVerilog，该选项有助于正确处理相关代码。-ntb_opts uvm - 1.2：启用UVM 1.2支持，如果你的设计基于UVM，此选项可保证UVM相关功能正常运行。
同时，还需要在testbench顶层添加如下代码来设置信号记录：
initial begin $fsdbDumpfile("uvm_wave.fsdb"); $fsdbDumpvars(0, tb_top, "+struct+class"); end其中，+struct用于记录结构体内部信号，+class用于显式启用class成员记录，若无此参数，class内部变量默认不记录。