Aurora、Chip2chip、Ethernet IP的GT共享时钟实战（一）

1. 多IP共享时钟的工程困境

在FPGA设计中，高速串行通信IP（如Aurora、Chip2chip和Ethernet）通常需要独立的GT时钟资源。但在实际项目中，我们经常会遇到硬件资源受限的情况。比如我最近遇到的一个真实案例：客户板卡上只有一对GT差分时钟可用，却需要同时支持三个高速通信协议。

这种情况就像在一栋老房子里改造电路——你不能随意增加新的电线（时钟资源），但又需要让多个大功率电器（高速IP）同时稳定工作。更棘手的是，其中一个以太网IP已经集成在Block Design中，且连接了ORAN、1588等复杂模块，根本无法修改其内部结构。

具体硬件配置如下：

• 6对SERDES通道（4对在Bank A，2对+2个SFP在Bank B）
• 2个以太网IP（每个使用2个Lane）
• 1个Aurora IP（使用4个Lane）
• 1个Chip2chip IP

2. 各IP的时钟配置要点

2.1 Chip2chip IP的关键设置

在配置Chip2chip IP时，Physical Layer Configuration中有两个关键选项经常被忽视：

1. PHY Type选择：

   • 如果硬件引脚充足，建议使用SelectIO
   • 在引脚受限时（如本案例），必须选择Aurora协议

2. Lane共享策略：

// 示例：Xilinx IP配置参数 set_property CONFIG.PHY_TYPE Aurora_8B10B [get_ips chip2chip_0] set_property CONFIG.LANE_WIDTH 4 [get_ips chip2chip_0]

这里有个实用技巧：即使实际只使用1个Lane，也建议预留2-4个Lane的配置空间，为后期调试留有余地。

2.2 Aurora IP的GT剥离技巧

Aurora IP的GT/QPLL剥离是共享时钟的关键。经过多次项目验证，我总结出以下经验：

• 最小化剥离原则：

  • 仅剥离QPLL时钟即可满足多数共享场景
  • 完整GT剥离（勾选"Include GT"）会增加布线复杂度

• Lane数量陷阱：

# 错误做法：盲目选择最大Lane数 create_ip -name aurora_8b10b -vendor xilinx.com -library ip -version 12.0 -module_name aurora_0 set_property CONFIG.C_AURORA_LANES 8 [get_ips aurora_0] # 正确做法：按实际需求配置 set_property CONFIG.C_AURORA_LANES 4 [get_ips aurora_0]

特别注意：Lane数必须与硬件Bank中的可用SERDES数量严格匹配。

2.3 Ethernet IP的特殊处理

以太网IP的配置最为复杂，特别是在多SFP场景下：

1. GT Selection策略：

   • 对于双SFP配置，建议拆分为两个独立IP
   • 每个IP的Lane设置应与物理连接器对应

2. 典型配置示例：

{ "Ethernet_IP1": { "GT_Selection": "X0Y1", "Lanes": ["X0Y5", "X0Y6"] }, "Ethernet_IP2": { "GT_Selection": "X0Y3", "Lanes": ["X0Y7", "X0Y8"] } }

特别注意：当以太网IP集成在Block Design中时，需要先通过"Validate IP"检查GT连接状态。

3. 常见错误连接方案分析

3.1 错误方案一：OBUFDS直连

初次尝试时，我采用了OBUFDS直接连接三个IP的方案：

GT时钟源 → OBUFDS → Aurora IP ↘ Ethernet IP1 ↘ Ethernet IP2

报错分析：

[Place 30-494] The OBUFDS instance 'clk_obuf' has an output port 'O' that is connected to an invalid site type. OBUFDS outputs must connect to FPGA pins only.

根本原因：OBUFDS是专用于FPGA引脚输出的原语，不能用于内部模块互连。

3.2 错误方案二：IBUFDS_DIFF_OUT滥用

第二次尝试使用了IBUFDS_DIFF_OUT：

GT时钟源 → IBUFDS_DIFF_OUT → Aurora IP ↘ Ethernet IP1 ↘ Ethernet IP2

报错信息：

[DRC 23-20] Invalid connection: IBUFDS_DIFF_OUT 'clk_ibuf' is HPIO-only and cannot drive GT-type components

问题本质：HPIO（高性能IO）与GT（吉比特收发器）属于不同的时钟域，其电气特性不兼容。

4. 实战经验与避坑指南

经过多次失败后，我总结了以下关键经验：

1. 时钟缓冲选择原则：

   • 对于GT时钟分发，必须使用BUFG_GT专用缓冲
   • 跨Bank时钟需配合MMCM/PLL使用

2. Vivado工具限制：

   • 工具默认不允许GT时钟直接分叉
   • 必须通过修改XDC约束实现时钟共享

3. 信号完整性考量：

   • 共享时钟线需控制在2英寸以内
   • 差分对走线长度偏差应<5mil

4. 调试技巧：

# 查看时钟网络报告 report_clock_networks -name shared_gt # 检查GT时钟路径 report_clock_interaction -include_clock_pairs

在后续文章中，我将详细讲解正确的时钟共享方案，包括：

• 如何通过手动例化BUFG_GT解决工具限制
• 跨Bank时钟同步的实际测量数据
• 1588精密时钟的补偿方法