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从‘101序列检测’实战，彻底搞懂Moore和Mealy状态机的区别（Verilog代码详解）

news 2026/6/4 2:33:23

从‘101序列检测’实战，彻底搞懂Moore和Mealy状态机的区别（Verilog代码详解）

在数字电路设计中，状态机（Finite State Machine, FSM）是实现复杂逻辑控制的核心工具之一。无论是简单的序列检测还是复杂的协议处理，状态机都能提供清晰、可靠的设计框架。然而，对于初学者甚至有一定经验的工程师来说，Moore型和Mealy型状态机的区别、适用场景以及具体实现细节，往往存在理解上的模糊地带。本文将以经典的"101序列检测器"为例，通过完整的Verilog代码实现和波形仿真，深入剖析两种状态机的本质差异。

1. 状态机基础与设计考量

状态机本质上是对系统行为的抽象建模，它将系统划分为有限数量的状态，并定义状态之间的转移条件。根据输出信号的生成方式，状态机主要分为Moore型和Mealy型两类：

  • Moore型状态机：输出仅取决于当前状态
  • Mealy型状态机：输出取决于当前状态和当前输入

在设计序列检测器时，我们需要考虑几个关键因素：

  1. 时序要求：输出是否需要立即响应输入变化？
  2. 状态复杂度：系统需要多少个状态才能完整描述行为？
  3. 代码可维护性：采用一段式、两段式还是三段式编码风格？

下面的表格对比了两种状态机的主要特性：

特性Moore型Mealy型
输出依赖仅当前状态当前状态+输入
状态数量通常较多通常较少
输出时序时钟同步，延迟一拍组合逻辑，即时响应
抗干扰性较好（寄存器输出）稍弱（可能产生毛刺）

提示：在实际工程中，如果对输出时序要求严格且允许一个时钟周期的延迟，Moore型通常是更安全的选择；若需要即时响应且能处理好潜在的毛刺问题，Mealy型则更为高效。

2. Moore型状态机的实现与解析

让我们首先实现一个Moore型的"101"序列检测器。Moore机的特点是需要为每个输出组合定义独立的状态，因此对于"101"检测，我们需要四个状态：

module moore_101_detector ( input clk, input reset_n, // 低电平有效异步复位 input x, // 串行输入 output reg z // 检测输出 ); // 状态定义 parameter S0 = 2'b00; // 初始状态/未检测到任何有效位 parameter S1 = 2'b01; // 检测到'1' parameter S2 = 2'b10; // 检测到'10' parameter S3 = 2'b11; // 检测到'101'（输出有效） reg [1:0] current_state, next_state; // 状态寄存器更新 always @(posedge clk or negedge reset_n) begin if (!reset_n) current_state <= S0; else current_state <= next_state; end // 状态转移逻辑 always @(*) begin case (current_state) S0: next_state = x ? S1 : S0; S1: next_state = x ? S1 : S2; S2: next_state = x ? S3 : S0; S3: next_state = x ? S1 : S2; default: next_state = S0; endcase end // 输出逻辑（Moore型：仅依赖状态） always @(posedge clk or negedge reset_n) begin if (!reset_n) z <= 1'b0; else z <= (next_state == S3); end endmodule

关键设计要点：

  1. 状态定义：S3是唯一输出有效的状态，只有当系统完整检测到"101"序列时才会进入该状态。
  2. 时序行为：输出z会在检测到完整序列后的下一个时钟上升沿变为高电平，并保持一个时钟周期。
  3. 重叠检测：当输入为"101010"时，状态转移路径为S0→S1→S2→S3→S1→S2→S3，会输出两个脉冲。

波形仿真时，你会观察到输出z总是比输入序列延迟一个时钟周期，这是Moore型状态机的典型特征。

3. Mealy型状态机的实现与解析

现在，我们实现功能相同的Mealy型"101"检测器。Mealy机的关键区别在于输出可以直接响应输入变化，因此可以减少状态数量：

module mealy_101_detector ( input clk, input reset_n, // 低电平有效异步复位 input x, // 串行输入 output z // 检测输出 ); // 状态定义（比Moore机少一个状态） parameter S0 = 2'b00; // 初始状态 parameter S1 = 2'b01; // 检测到'1' parameter S2 = 2'b10; // 检测到'10' reg [1:0] current_state, next_state; // 状态寄存器更新 always @(posedge clk or negedge reset_n) begin if (!reset_n) current_state <= S0; else current_state <= next_state; end // 状态转移逻辑 always @(*) begin case (current_state) S0: next_state = x ? S1 : S0; S1: next_state = x ? S1 : S2; S2: next_state = x ? S1 : S0; default: next_state = S0; endcase end // 输出逻辑（Mealy型：依赖状态和输入） assign z = (current_state == S2) && x; endmodule

Mealy机的显著特点：

  1. 状态精简：不需要专门设置输出状态S3，因为输出可以直接由S2状态和当前输入x=1组合决定。
  2. 即时响应：当系统处于S2状态（已收到"10"）且当前输入x=1时，输出z会在组合逻辑路径上立即变为高电平，不需要等待时钟边沿。
  3. 潜在毛刺：由于输出是组合逻辑，当输入x或状态变化时，可能在稳定前出现短暂毛刺。

注意：如果要避免组合逻辑输出的毛刺问题，可以添加一级输出寄存器，但这会引入一个时钟周期的延迟，部分抵消Mealy机的时序优势。

4. 深度对比与工程实践建议

通过前面的实现，我们已经看到两种状态机在结构和行为上的差异。下面从多个维度进行更系统的对比分析：

4.1 时序行为对比

考虑输入序列"110101"的仿真波形：

  • Moore型：

    • 检测到第一个"101"（位2-4）后，在时钟5上升沿输出高电平
    • 检测到第二个"101"（位4-6）后，在时钟7上升沿输出高电平

  • Mealy型：

    • 第一个"101"在输入位4变为1时立即输出高电平（时钟4期间）
    • 第二个"101"在输入位6变为1时立即输出高电平（时钟6期间）

4.2 代码风格选择

在实际工程中，三段式状态机（分离状态寄存器、转移逻辑和输出逻辑）被广泛认为是较好的实践：

// 三段式Moore型状态机模板 module fsm_template ( input clk, input reset_n, input [1:0] inputs, output reg out ); // 1. 状态定义 parameter S0 = 0, S1 = 1, S2 = 2; // 2. 状态寄存器 reg [1:0] state, next_state; always @(posedge clk or negedge reset_n) if (!reset_n) state <= S0; else state <= next_state; // 3. 状态转移逻辑 always @(*) begin next_state = state; // 默认保持当前状态 case (state) S0: if (inputs[0]) next_state = S1; S1: if (inputs[1]) next_state = S2; S2: next_state = S0; endcase end // 4. 输出逻辑（同步寄存器输出） always @(posedge clk or negedge reset_n) if (!reset_n) out <= 0; else out <= (next_state == S2); endmodule

对于Mealy型状态机，如果希望保持寄存器输出，可以采用以下结构：

// 带寄存器输出的Mealy型状态机 module mealy_with_reg ( input clk, input reset_n, input x, output reg z ); // 状态机核心逻辑（组合输出） wire z_comb = (state == S2) && x; // 输出寄存器 always @(posedge clk or negedge reset_n) if (!reset_n) z <= 0; else z <= z_comb; // 其余部分与常规状态机相同 // ... endmodule

4.3 实际应用场景选择

根据项目需求选择状态机类型：

  • 选择Moore型当：

    • 系统可以容忍一个时钟周期的检测���迟
    • 需要更简单、更稳定的输出时序
    • 状态转换图更清晰直观

  • 选择Mealy型当：

    • 要求检测到模式后立即响应（如高速串行通信）
    • 希望减少状态数量以节省逻辑资源
    • 能妥善处理组合逻辑输出的时序问题

在资源允许的情况下，可以考虑一种混合方案：使用Mealy型实现核心检测逻辑，但在输出端添加流水线寄存器，既减少状态数量又保证输出稳定性。这种设计需要仔细平衡时序约束和延迟要求。

http://www.cnnetsun.cn/news/2739152.html

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