当前位置：首页 > news >正文

AD9361官方FPGA工程编译实战：从环境搭建到工程生成

news 2026/6/3 22:58:26

1. 环境准备：搭建AD9361开发的基础设施

第一次接触AD9361的FPGA开发，环境配置往往是最大的拦路虎。我清楚地记得自己第一次尝试编译官方工程时，光是环境问题就折腾了整整两天。为了让各位少走弯路，我把踩过的坑都整理成了这份详细指南。

硬件准备方面，你需要一块支持AD9361的评估板，比如常见的FMComms系列。我手头用的是FMComms2搭配ZedBoard，这也是ADI官方推荐的入门组合。开发机建议使用Windows 10/11系统，至少16GB内存（大型工程编译很吃内存），硬盘空间预留50GB以上（Vivado安装包就超过30GB）。

软件工具链的选择很关键。根据我的实测经验，推荐以下组合：

Vivado 2018.2（与ADI官方hdl库版本匹配最稳定）
Cygwin 3.3.4（提供Linux-like环境）
Git for Windows（代码版本管理）
USB转UART驱动（用于板卡调试）

注意：Vivado版本必须严格匹配hdl库版本。我试过用Vivado 2020编译2018_r2的hdl库，出现了大量时序约束错误。

安装Vivado时有个小技巧：选择"WebPACK"免费版就够用，但务必勾装以下组件：

Vivado HLx
SDK工具
对应器件的Device支持包（如Zynq-7000）
Digilent板卡支持文件（如果用到了相关开发板）

2. 获取源码：克隆与版本控制实战

源码获取看似简单，实则暗藏玄机。ADI官方维护着两个核心仓库：

hdl仓库（FPGA硬件逻辑代码）
no-OS仓库（嵌入式C驱动代码）

我推荐使用Git命令行操作，比直接下载zip包更可靠：

git clone --branch hdl_2018_r2 https://github.com/analogdevicesinc/hdl.git git clone --branch 2018_R2 https://github.com/analogdevicesinc/no-OS.git

这里有个关键细节：必须指定分支版本。有次我直接克隆master分支，结果编译时发现API接口不兼容，浪费了半天时间排查。建议对照下表选择版本组合：

工具链版本	hdl分支	no-OS分支
Vivado 2018.2	hdl_2018_r2	2018_R2
Quartus 18.1	hdl_2018_r1	2018_R1

克隆完成后，建议立即执行以下操作：

在Cygwin中创建软链接，避免Windows路径问题：

ln -s /cygdrive/c/gitadi/hdl ~/hdl ln -s /cygdrive/c/gitadi/no-OS ~/no-OS

添加.gitignore文件，排除Vivado生成的临时文件：

*.jou *.log *.str *.tmp

3. 编译HDL工程：从库文件到完整项目

真正的挑战从这里开始。ADI的hdl工程采用Makefile管理，编译过程分为两个阶段：库文件编译和项目编译。

第一阶段：编译基础库

make -C ~/hdl/library all

这个命令会编译所有IP核库，包括：

axi_ip（AXI总线接口）
util_ip（实用功能模块）
ad_ip（ADI专用IP）

我遇到过一个典型错误："make: *** No rule to make target 'all'"。这通常是因为Cygwin路径转换问题，解决方法是用正斜杠和绝对路径：

make -C /cygdrive/c/gitadi/hdl/library all

第二阶段：编译具体项目以FMComms2工程为例：

make -C ~/hdl/projects/fmcomms2/zed all

编译过程可能持续30分钟到2小时，取决于电脑性能。期间要注意：

保持网络连接（会自动下载部分IP核）
不要操作Vivado GUI（可能导致进程死锁）
监控内存使用（建议关闭其他程序）

成功编译后，你会在工程目录下看到：

system_top.bit（比特流文件）
system_top.hdf（硬件描述文件）
project_1.xpr（Vivado工程文件）

4. no-OS驱动编译：软硬件协同的关键

HDL工程只是半壁江山，no-OS驱动的编译同样重要。这个环节最容易出现的问题就是头文件路径错误。

标准编译流程：

将比特流导入Vivado SDK
创建ARM应用工程
拷贝no-OS驱动文件：

cp -r ~/no-OS/projects/fmcomms2/* ~/sdk_workspace/project_1/src/

修改编译器设置：
- 添加预定义宏：__FILTER__,__XPARAMETERS__
- 包含路径添加：no-OS/include,no-OS/drivers/ad9361

堆栈设置是另一个常见坑点。根据我的实测经验，推荐以下配置（对应图3）：

Heap Size: 0x100000
Stack Size: 0x40000

编译出错时，建议按以下顺序排查：

检查system.mss文件中的驱动版本
确认BSP设置中的stdin/stdout指向正确UART
清理工程后全量重建（Build->Clean All）

5. 工程验证：从比特流到实际测试

编译通过只是第一步，真正的考验是硬件验证。我总结了一套快速验证流程：

硬件连接检查清单：

评估板供电正常（注意电压跳线设置）
JTAG下载器驱动已安装（建议使用Digilent驱动）
USB转UART线连接正确（查看设备管理器COM口号）

上电测试步骤：

用Vivado Hardware Manager烧录比特流
在SDK中运行ARM程序
使用串口终端（推荐Tera Term）查看输出：

AD9361 initialized successfully Rx Tone Test Passed Tx Tone Test Passed

如果遇到锁相环失锁问题，可以尝试：

检查参考时钟质量（应满足AD9361的时钟要求）
重新校准RF参数：

adi_ad9361_RadioOff(ad9361_phy); adi_ad9361_RadioOn(ad9361_phy);

6. 进阶技巧：自定义工程与性能优化

当你能成功编译官方参考设计后，下一步就是定制自己的工程。这里分享几个实用技巧：

工程裁剪策略：

删除不需要的IP核（如多余的AXI接口）
简化AD9361配置接口：

// 原版 adi_ad9361_init(ad9361_phy, &init_param); // 简化版 adi_ad9361_init_simple(ad9361_phy, RX_RATE, TX_RATE);

时序优化方法：

在Vivado中设置关键路径约束：

set_property HD.CLK_SRC BUFGCTRL_X0Y0 [get_nets util_ad9361_divclk]

使用Out-of-Context综合模式处理复杂模块
启用Phys Opt Design阶段优化

调试技巧：

插入ILA核抓取关键信号：

create_debug_core u_ila_0 ila set_property ALL_PROBE_SAME_MU true [get_debug_cores u_ila_0]

使用Vivado Logic Analyzer实时观察数据
通过AXI Monitor跟踪总线事务

记得每次修改后要重新运行make命令，并建议保持以下目录结构清晰：

project/ ├── hdl/ # 官方HDL库 ├── no-OS/ # 官方驱动库 ├── custom/ # 自定义代码 └── build/ # 编译输出

7. 常见问题排错指南

根据我和团队的实际项目经验，整理出这份高频问题清单：

编译阶段问题：

错误："Could not resolve reference to 'util_ad9361_adc_pack'"
- 原因：库编译顺序错误
- 解决：先完整编译library目录
错误："No rule to make target 'system_project.tcl'"
- 原因：路径包含空格或中文
- 解决：将工程移到纯英文路径

运行阶段问题：