高速 PCB 设计中，阻抗不匹配到底会带来哪些问题

做过高速板的人应该都遇到过这种情况：原理图没错，PCB 也没画错，板子焊好了一上电——不对劲。

信号波形有毛刺，时序对不上，偶发误码，严重的甚至系统跑不起来。排查半天，电源没问题，时钟没问题，最后发现是走线阻抗没控好。

阻抗不匹配，是高速设计中最常见的问题之一，也是很多人容易忽视的坑。这篇文章把阻抗不匹配带来的问题、原因和解决办法讲清楚。

一、先搞清楚：什么是阻抗不匹配

简单说，就是信号在传输过程中遇到了"路障"。

信号在 PCB 走线上传输，本质上是在传输线上传播。传输线有特性阻抗，这个阻抗取决于走线的几何尺寸（线宽、线距、介质厚度）和介质材料。

当信号的源端阻抗、传输线阻抗、负载阻抗三者相等时，信号能量完全传输过去，没有反射。这就是阻抗匹配。

但实际情况往往不是这样。走线换层了、线宽变了、过孔打断了、端接电阻没加……这些都会导致阻抗不连续，也就是阻抗不匹配。

1、为什么会阻抗不匹配？

常见原因有这么几种：

• 线宽变化：走线从宽变窄，或者从窄变宽，阻抗就变了。比如从芯片引脚扇出时线很细，走到中间变宽，阻抗就不连续。

• 换层：信号从一层换到另一层，过孔会引入阻抗不连续。换层时如果没有做好参考平面过渡，问题更严重。

• 参考平面变化：信号走线下方的参考平面不完整，比如跨分割、打孔太多，阻抗会突变。

• 端接不当：源端或负载端没有合适的端接电阻，阻抗不匹配直接发生在端点。

2、阻抗不匹配的本质是什么？

本质是反射。

信号传输到阻抗不连续的地方，一部分能量继续向前传播，另一部分能量被反射回来。反射信号和入射信号叠加，导致信号波形畸变。

反射的大小用反射系数来衡量：

反射系数 Γ = (ZL - Z0) / (ZL + Z0)

其中 ZL 是负载阻抗，Z0 是传输线特性阻抗。当 ZL = Z0 时，反射系数为 0，没有反射。两者差距越大，反射越严重。

二、阻抗不匹配会带来哪些问题

阻抗不匹配带来的问题，归根结底都是反射导致的。具体表现有这几种：

1、信号过冲和下冲

这是最直观的表现。

反射信号叠加在原信号上，导致信号在跳变时出现超过电源电压的过冲，或者低于地电位的下冲。

过冲有什么危害？轻则信号质量变差，重则损坏芯片输入管脚。特别是现在的低压差分信号，过冲超过几百毫伏就可能出问题。

下冲的危害更大。信号下冲到负电位，可能导致芯片内部的 PN 结正偏，产生闩锁效应，严重的直接烧毁芯片。

2、振铃和毛刺

反射信号在源端和负载端来回多次反射，信号会在目标电平附近振荡，这就是振铃。

振铃会导致信号在电平转换时来回抖动，建立时间变长。对于时序紧张的设计，振铃可能导致时序裕量不足。

毛刺则更容易理解。反射叠加产生的短暂脉冲，可能被误判为信号跳变，导致逻辑错误。

3、信号时序恶化

反射不会凭空消失，它在传输线上来回传播，消耗时间。

原本一个时钟周期内能完成的信号建立，因为反射导致信号稳定时间变长，时序裕量被吃掉。高速设计中纳秒级的时序裕量，可能被反射消耗殆尽。

更麻烦的是，反射的时延和走线长度、介质介电常数都有关系，设计阶段很难精确预估。往往板子做出来测完才发现时序不够。

4、误码率上升

对于高速串行信号（如 PCIE、SATA、USB），阻抗不匹配会导致眼图闭合，误码率上升。

眼图是信号质量的直观体现。阻抗匹配良好的信号，眼图张开度大、抖动小。阻抗不匹配时，反射导致眼图闭合，采样点附近的信号抖动增大，误判概率上升。

误码率一旦上去，系统稳定性就完了。偶发的丢包、死机、重启，很多都是高速信号误码导致的。

5、EMI 辐射增强

这个很多人想不到。

阻抗不匹配导致的反射，本质上是能量没有完全被负载吸收。这些能量去哪了？一部分被反射回源端，另一部分以电磁波的形式辐射出去。

反射越严重，辐射能量越大。加上高速信号的频率本来就高，辐射效率更高，EMI 测试超标是常有的事。

三、如何判断阻抗是否匹配

判断阻抗匹配，可以从设计阶段和测试阶段两方面入手。

1、设计阶段

现在的 EDA 工具大多支持阻抗计算和检查。

阻抗计算：根据叠层结构和材料参数，计算不同线宽对应的特性阻抗。确保走线阻抗符合要求（通常是 50Ω 单端、100Ω 差分）。

阻抗检查：很多工具支持 DRC 检查阻抗不连续的位置。走线换层、线宽变化、参考平面中断，这些位置会被标记出来。

但工具只能发现问题，不能解决问题。关键还是设计时要有意识避免阻抗不连续。

2、测试阶段

板子做出来后，可以用 TDR（时域反射计）测量阻抗。

TDR 发送一个快速上升沿脉冲，同时测量反射信号。根据反射信号的位置和幅度，可以判断阻抗不连续发生在哪里，偏离了多少。

示波器也能观察到阻抗不匹配的典型现象：过冲、下冲、振铃。但这些只是表象，要定位具体位置，还是得靠 TDR。

四、如何解决阻抗不匹配问题

解决阻抗不匹配，核心是保证阻抗连续。具体措施有这么几种：

1、端接电阻

这是最直接的方法。

在信号源端或负载端加上端接电阻，让端接阻抗等于传输线特性阻抗。常见的端接方式有源端串联端接、终端并联端接、戴维南端接等。

源端串联端接适合点对点信号，电阻串联在源端输出，吸收反射。终端并联端接适合多点总线，电阻并联在负载端，匹配传输线阻抗。

端接电阻的选型和布局很重要。电阻值要准确，布局要靠近端点。离端点越远，端接效果越差。

2、控制走线几何参数

走线阻抗主要由线宽、线距、介质厚度决定。设计时要保证这些参数的一致性。

避免线宽突变：如果必须改变线宽，用渐变过渡，不要直接从宽变窄。

换层时加地孔：信号换层时，在信号过孔旁边打地孔，保证参考平面的连续性。

避免跨分割：高速信号绝对不能跨越电源或地平面的分割区域。跨分割会导致参考平面中断，阻抗突变。

3、优化叠层设计

叠层设计对阻抗影响很大。

信号层到参考平面的距离越近，阻抗越容易控制，抗干扰能力也越强。高速信号应该紧邻完整的地平面布置。

叠层材料的选择也有讲究。不同介电常数的材料，相同的几何尺寸对应不同的阻抗。设计前要确认板材参数，计算阻抗时用准确的介电常数。

4、仿真验证

高速设计，仿真必不可少。

信号完整性仿真可以在设计阶段发现阻抗不连续的位置，提前规避问题。仿真工具可以计算走线阻抗、预测反射波形、评估端接方案的效果。

仿真的准确度取决于模型精度。芯片的 IBIS 模型、PCB 的叠层参数，这些输入数据要准确，仿真结果才有参考价值。

五、总结

阻抗不匹配是高速设计中最常见的问题之一，带来的后果包括：

• 信号过冲和下冲：可能损坏芯片或导致闩锁

• 振铃和毛刺：影响信号质量，干扰时序

• 时序恶化：信号建立时间变长，时序裕量不足

• 误码率上升：眼图闭合，系统稳定性下降

• EMI 辐射增强：反射能量以电磁波形式辐射

解决阻抗不匹配，核心是保证阻抗连续。从设计阶段就要有意识地控制走线几何参数、合理规划叠层、避免阻抗不连续的结构。端接电阻是必要的手段，但不是万能的——先把设计做好，端接才是锦上添花。

高速设计里，阻抗控制不是可选项，是必修课。等板子做出来再发现问题，改起来可就费劲了。