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告别STM32，试试用FPGA+Verilog做超声波测距：精度与实时性的提升实战

news 2026/7/18 13:15:06

从STM32到FPGA：超声波测距的硬件加速实战

记得第一次用STM32做超声波测距时，那个飘忽不定的测量结果让我抓狂——明明传感器固定不动，读数却像心电图一样上下跳动。直到后来尝试用FPGA实现相同功能，才发现硬件并行处理的魅力：测量精度稳定在毫米级，响应速度提升了一个数量级，还能轻松扩展多路传感器。本文将带你深入理解这种技术跃迁背后的硬件逻辑设计奥秘。

1. 为什么需要从MCU迁移到FPGA？

传统STM32方案采用中断+定时器的软件方式处理超声波信号，本质上是在争夺有限的CPU资源。当系统需要同时处理传感器数据、电机控制和通信任务时，超声波测距的实时性就会受到影响。而FPGA的硬件并行特性恰好能解决这些痛点：

时序精度：STM32的1us定时器中断存在±0.5us的误差，FPGA的硬件计数器精度可达10ns级
资源占用：MCU方案需要20%以上的CPU时间处理超声波信号，FPGA则完全独立运行
扩展能力：单个STM32通常只能稳定支持2-4路超声波，FPGA可轻松实现16路并行测量

表：两种方案关键指标对比

指标	STM32F103方案	FPGA方案(Xilinx Artix-7)
最小时间分辨率	1us	10ns
测量延迟	50-100us	<1us
多路扩展成本	需额外定时器	仅增加逻辑资源
功耗	35mA@72MHz	15mA@100MHz

2. FPGA超声波测距的硬件架构设计

2.1 整体信号流设计

FPGA实现的核心在于将软件流程转化为硬件数据流。下图展示了信号处理的完整路径：

[TRIG发生器] → [超声波传感器] → [ECHO捕获] → [时间测量] → [距离计算]

每个模块都对应独立的硬件电路，通过Verilog实现真正的并行处理。这种架构使得增加传感器只需复制硬件模块，不会影响系统时序。

2.2 关键模块实现细节

时钟分频模块是系统的基础，需要产生精确的1us时钟使能信号：

module clk_gen #(parameter CLK_PERIOD=20) ( input clk, input rst_n, output reg clk_en ); localparam DIV_MAX = 1000/CLK_PERIOD - 1; reg [7:0] div_cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) div_cnt <= 0; else if(div_cnt < DIV_MAX) div_cnt <= div_cnt + 1; else div_cnt <= 0; end always @(posedge clk) begin clk_en <= (div_cnt == DIV_MAX); end endmodule

触发信号生成模块需要精确控制10us的TRIG脉冲，同时保持100ms的测量间隔：

module trig_gen ( input clk, input rst_n, input clk_en, output reg trig ); reg [16:0] cycle_cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) cycle_cnt <= 0; else if(clk_en) begin if(cycle_cnt < 99_999) cycle_cnt <= cycle_cnt + 1; else cycle_cnt <= 0; end end always @(posedge clk) begin trig <= (cycle_cnt < 10) && clk_en; end endmodule

3. 高精度时间测量技术

3.1 纳秒级ECHO信号捕获

FPGA方案最显著的优势体现在时间测量环节。通过硬件边沿检测电路，可以精确捕获ECHO信号的上升沿和下降沿：

module echo_capture ( input clk, input rst_n, input clk_en, input echo, output reg [15:0] echo_time ); reg [1:0] echo_sync; wire pos_edge = ~echo_sync[1] & echo_sync[0]; wire neg_edge = echo_sync[1] & ~echo_sync[0]; reg capture_en; reg [15:0] time_cnt; always @(posedge clk) begin echo_sync <= {echo_sync[0], echo}; if(pos_edge) capture_en <= 1; else if(neg_edge) capture_en <= 0; if(!capture_en) time_cnt <= 0; else if(clk_en) time_cnt <= time_cnt + 1; if(neg_edge) echo_time <= time_cnt; end endmodule

3.2 温度补偿算法实现

声速随温度变化会影响测量精度。FPGA可以实时处理温度传感器数据并修正计算结果：

module distance_calc ( input clk, input [15:0] echo_time, input [11:0] temp_data, // 12位温度传感器数据 output reg [15:0] distance_mm ); wire [31:0] speed_adj = 331400 + (temp_data * 60); // 331.4m/s + 0.6m/s/℃ wire [31:0] time_ns = echo_time * 1000; // 转换为纳秒 always @(posedge clk) begin distance_mm <= (time_ns * speed_adj) / 2_000_000; end endmodule

4. 多路超声波系统的实现技巧

4.1 时分复用与资源优化

当需要驱动多个超声波传感器时，可以通过时分复用技术节省FPGA资源。以下代码展示了4路传感器的控制方案：

module multi_sensor_ctrl ( input clk, input rst_n, output reg [3:0] trig, input [3:0] echo, output [15:0] distance [0:3] ); reg [1:0] sel; reg [15:0] measure_time; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin sel <= 0; measure_time <= 0; end else if(measure_time < 25_000) begin measure_time <= measure_time + 1; end else begin measure_time <= 0; sel <= sel + 1; end end always @(*) begin trig = 4'b0000; trig[sel] = (measure_time < 10); end genvar i; generate for(i=0; i<4; i=i+1) begin: sensor echo_capture u_echo( .clk(clk), .rst_n(rst_n), .clk_en(sel==i), .echo(echo[i]), .echo_time(distance[i]) ); end endgenerate endmodule

4.2 抗干扰设计要点

在实际环境中，超声波传感器容易受到以下干扰：

多径反射导致的虚假回波
相邻传感器间的串扰
环境噪声引起的信号抖动

通过FPGA可以实现硬件级的数字滤波：

module echo_filter ( input clk, input rst_n, input echo_in, output reg echo_out ); reg [7:0] shift_reg; wire majority = (shift_reg[0]+shift_reg[1]+shift_reg[2]) > 1; always @(posedge clk) begin shift_reg <= {shift_reg[6:0], echo_in}; echo_out <= majority; end endmodule