FPGA实战：用Verilog搭建一个简易CPU（从ALU到控制单元完整流程）

FPGA实战：用Verilog搭建一个简易CPU（从ALU到控制单元完整流程）

第一次在FPGA上实现一个完整的CPU时，那种看到自己设计的指令被硬件执行的感觉，就像看着亲手组装的机械表开始走动一样令人兴奋。这个项目将带你从零开始，用Verilog构建一个具备基本运算和控制能力的8位CPU，特别适合已经掌握Verilog语法但缺乏完整项目经验的开发者。我们会采用模块化设计思想，将CPU拆解为ALU、寄存器组、控制单元等核心部件，最后在Xilinx Vivado上进行功能验证。

1. 简易CPU架构设计

我们要实现的CPU采用经典的冯·诺依曼架构，主要包含以下核心模块：

• 算术逻辑单元(ALU)：负责所有算术和逻辑运算
• 寄存器组(Register File)：提供8个8位通用寄存器
• 程序计数器(PC)：存储下一条指令地址
• 控制单元(Control Unit)：解析指令并生成控制信号
• 指令存储器(ROM)：存储程序指令
• 数据存储器(RAM)：存储运行时数据

这个8位CPU将支持12条基本指令，包括：

2. ALU模块实现

ALU是CPU的运算核心，我们首先实现这个模块。设计时需要考虑运算类型扩展性和时序优化。

module alu ( input [7:0] a, b, // 两个操作数 input [2:0] op_code, // 操作码 output reg [7:0] result, // 运算结果 output zero_flag // 零标志位 ); always @(*) begin case(op_code) 3'b000: result = a + b; // 加法 3'b001: result = a - b; // 减法 3'b010: result = a & b; // 按位与 3'b011: result = a | b; // 按位或 3'b100: result = a ^ b; // 按位异或 3'b101: result = ~a; // 取反 3'b110: result = a << 1; // 逻辑左移 3'b111: result = a >> 1; // 逻辑右移 default: result = 8'b0; endcase end assign zero_flag = (result == 8'b0); // 结果为零时置位 endmodule

提示：ALU设计采用组合逻辑实现，运算结果会在输入变化后立即更新。实际项目中可能需要考虑添加流水线寄存器来提升时钟频率。

测试ALU功能时，建议构建一个简单的测试平台：

module alu_tb; reg [7:0] a, b; reg [2:0] op; wire [7:0] result; wire zero; alu uut (.*); // 实例化ALU initial begin // 测试加法 a = 8'h05; b = 8'h03; op = 3'b000; #10; $display("加法测试: %h + %h = %h", a, b, result); // 测试减法 op = 3'b001; #10; $display("减法测试: %h - %h = %h", a, b, result); // 其他运算测试... $finish; end endmodule

3. 寄存器组与数据通路

寄存器组是CPU的临时存储区域，设计时需要平衡读写端口数量和硬件资源消耗。我们采用2读1写的结构：

module reg_file ( input clk, input [2:0] rd_addr1, // 读地址1 input [2:0] rd_addr2, // 读地址2 input [2:0] wr_addr, // 写地址 input [7:0] wr_data, // 写数据 input wr_en, // 写使能 output [7:0] rd_data1, // 读数据1 output [7:0] rd_data2 // 读数据2 ); reg [7:0] registers [0:7]; // 8个8位寄存器 // 异步读 assign rd_data1 = registers[rd_addr1]; assign rd_data2 = registers[rd_addr2]; // 同步写 always @(posedge clk) begin if (wr_en) begin registers[wr_addr] <= wr_data; end end endmodule

数据通路负责连接各功能单元，需要考虑的关键点包括：

1. 操作数选择：来自寄存器或立即数
2. 结果路由：写回寄存器或存储到内存
3. 冒险处理：简单CPU可暂停流水线解决数据冒险

典型的数据通路控制信号：

4. 控制单元设计

控制单元是CPU的大脑，负责解析指令并生成各模块的控制信号。我们采用有限状态机实现：

module control_unit ( input clk, input reset, input [7:0] opcode, // 指令操作码 output reg alu_src, // ALU操作数选择 output reg [2:0] alu_op, // ALU操作类型 output reg reg_write, // 寄存器写使能 output reg mem_write, // 内存写使能 output reg mem_to_reg, // 写回数据选择 output reg pc_src // PC更新选择 ); // 指令操作码定义 localparam ADD = 8'h01, SUB = 8'h02, AND = 8'h03, OR = 8'h04, MOV = 8'h05, JMP = 8'h06; always @(posedge clk or posedge reset) begin if (reset) begin // 复位所有控制信号 {alu_src, alu_op, reg_write, mem_write, mem_to_reg, pc_src} <= 0; end else begin case(opcode) ADD: begin alu_src <= 0; alu_op <= 3'b000; reg_write <= 1; mem_to_reg <= 0; end SUB: begin alu_src <= 0; alu_op <= 3'b001; reg_write <= 1; mem_to_reg <= 0; end MOV: begin alu_src <= 1; // 使用立即数 alu_op <= 3'b000; // 直接传递B输入 reg_write <= 1; mem_to_reg <= 0; end JMP: begin pc_src <= 1; // 使用跳转地址 end // 其他指令处理... endcase end end endmodule

注意：实际项目中控制信号可能更复杂，需要考虑流水线停顿、异常处理等情况。初学者可以先实现单周期CPU，再逐步扩展为多周期或流水线设计。

5. 顶层集成与验证

将所有模块集成到顶层设计中：

module simple_cpu ( input clk, input reset, output [7:0] debug_reg [0:7] // 用于调试的寄存器输出 ); // 内部信号声明 wire [7:0] instruction; wire [2:0] alu_op; wire alu_src, reg_write, mem_write, mem_to_reg, pc_src; wire [7:0] alu_result, mem_data, reg_data1, reg_data2; wire [7:0] pc_value; // 程序计数器 pc_unit pc ( .clk(clk), .reset(reset), .jump_addr(instruction[7:0]), .jump_en(pc_src), .pc_value(pc_value) ); // 指令存储器 rom instruction_mem ( .addr(pc_value), .data(instruction) ); // 寄存器组 reg_file registers ( .clk(clk), .rd_addr1(instruction[5:3]), .rd_addr2(instruction[2:0]), .wr_addr(instruction[5:3]), .wr_data(mem_to_reg ? mem_data : alu_result), .wr_en(reg_write), .rd_data1(reg_data1), .rd_data2(reg_data2) ); // ALU alu arithmetic_unit ( .a(reg_data1), .b(alu_src ? instruction[7:0] : reg_data2), .op_code(alu_op), .result(alu_result), .zero_flag() ); // 数据存储器 ram data_mem ( .clk(clk), .addr(alu_result), .wr_data(reg_data2), .wr_en(mem_write), .rd_data(mem_data) ); // 控制单元 control_unit controller ( .clk(clk), .reset(reset), .opcode(instruction[7:0]), .alu_src(alu_src), .alu_op(alu_op), .reg_write(reg_write), .mem_write(mem_write), .mem_to_reg(mem_to_reg), .pc_src(pc_src) ); // 调试接口 assign debug_reg = registers.registers; endmodule

验证时可以采用自顶向下的方法：

1. 单元测试：单独验证每个模块功能
2. 集成测试：测试模块间接口
3. 系统测试：运行完整程序

一个简单的测试程序可以包含以下指令序列：

MOV R1, #10 // R1 = 10 MOV R2, #20 // R2 = 20 ADD R3, R1, R2 // R3 = R1 + R2 SUB R4, R2, R1 // R4 = R2 - R1 JMP 0x10 // 跳转到地址0x10

在Vivado中实现时，建议采用以下流程：

1. 创建RTL工程并添加所有Verilog文件
2. 编写约束文件定义时钟和IO
3. 综合并查看资源利用率报告
4. 实现设计并分析时序
5. 生成比特流并下载到FPGA
6. 使用ILA逻辑分析仪调试内部信号

6. 性能优化与扩展

完成基本功能后，可以考虑以下优化方向：

时序优化技巧：

• 为ALU添加流水线寄存器
• 优化关键路径逻辑
• 使用寄存器平衡技术

功能扩展建议：

• 增加中断支持
• 实现更多指令（如乘法、移位）
• 添加缓存机制
• 支持外部设备接口

资源优化表格对比：

调试复杂问题时，可以采用以下策略：

1. 波形分析：使用仿真工具查看信号时序
2. 寄存器检查：通过调试接口读取寄存器值
3. 代码覆盖：确保测试案例覆盖所有代码路径
4. 断言验证：在关键点添加断言检查

在项目开发过程中，我发现在控制单元中添加详细的错误检测逻辑可以显著减少调试时间。例如，当遇到未定义操作码时，可以点亮FPGA上的错误LED，而不是让CPU继续执行错误指令。