Verilog中pullup与pulldown的实战应用与常见误区解析

1. 从硬件到代码：pullup与pulldown到底是什么？

很多刚开始接触Verilog的朋友，看到pullup和pulldown这两个词可能会有点懵。它们看起来像是某种特殊的语法，但又不像always、assign那样天天用。其实，要理解它们，我们得暂时跳出代码的世界，先看看我们身边的真实硬件。

想象一下你家里的墙壁开关。开关断开时，连接电灯的那根线处于什么状态？是悬空的，不确定的。在数字电路里，我们把这种不确定的状态叫做高阻态，也就是z。一根信号线如果既没有被主动驱动到高电平（1），也没有被驱动到低电平（0），它就处于高阻态，对外表现得像个绝缘体，非常容易受到周围电磁干扰的影响，导致电平乱跳。为了解决这个问题，硬件工程师会在电路板上焊接一些实实在在的电阻。把一个电阻一端接到电源（VCC），另一端接到信号线上，这就是上拉电阻；如果把电阻一端接到地（GND），另一端接到信号线，这就是下拉电阻。这个电阻的作用，就是给信号线一个“默认值”。当没有其他强驱动时，上拉电阻会把信号线“拉”到高电平，下拉电阻会把它“拉”到低电平，从而消除不确定性，让电路有个稳定的初始状态。

那么，pullup和pulldown就是Verilog语言里，用来模拟这种硬件上拉/下拉电阻行为的编译器指令。注意，我说的是“模拟”和“编译器指令”。它们本身不是可综合的、能变成具体门电路的RTL代码，而是告诉仿真器或综合器：“嘿，处理这条线的时候，请默认给它加上一个上拉或下拉的效果。” 所以，你会在仿真波形里看到它的影响，综合工具也可能根据它来优化或插入相应的物理单元（比如IO Pad里的可编程上拉/下拉电阻）。

最经典的应用场景就是I2C总线。I2C的SDA和SCL两根线都是开漏输出的。这意味着总线上的任何一个设备，都只能把线“拉低”（驱动到0），而不能主动“拉高”（驱动到1）。要让线变成高电平，必须依赖一个所有设备共享的、连接到VCC的上拉电阻。在Verilog模型里，为了准确模拟这个物理行为，我们就会在顶层模块中对这两根网络使用pullup。这样，当所有设备都不驱动总线时，仿真波形就会显示为高电平，而不是令人困惑的高阻态z。理解了它们是从硬件来的“替身”，我们就能更好地在代码中运用它们了。

2. 动手试试：一个代码示例看清pullup的效果

光说不练假把式，咱们直接上代码，看看pullup到底是怎么工作的。我会用一个非常简单的例子，带你一步步操作，并解释每一个结果。

我们先来看一个没有使用pullup的情况。假设我们有一个三态缓冲器，当控制信号sel为0时，输出信号dout被驱动为0；当sel为1时，输出变为高阻态z。

`timescale 1ns/1ns module tb_without_pullup; // 注意这里，我们声明为 wire 类型 wire dout; reg sel; // 一个简单的三态驱动逻辑 assign dout = (sel == 1'b1) ? 1'bz : 1'b0; initial begin $monitor("Time=%0t: sel=%b, dout=%b", $time, sel, dout); sel = 1'b0; // 初始驱动为0 #10; sel = 1'b1; // 变为高阻态 #10; sel = 1'b0; // 再次驱动为0 #10; $finish; end endmodule

把这段代码放到仿真器里跑一下（比如Modelsim或VCS），你会看到类似下面的输出：

Time=0: sel=0, dout=0 Time=10: sel=1, dout=z Time=20: sel=0, dout=0

这完全符合预期：sel=1时，dout就是高阻态z。在仿真波形里，这根线会显示为一条位于0和1中间的线，或者一个特殊的z标记。现在，我们在代码里仅仅添加一行，看看魔法会发生什么。

`timescale 1ns/1ns module tb_with_pullup; wire dout; reg sel; assign dout = (sel == 1'b1) ? 1'bz : 1'b0; // 关键的一行来了：为dout网络添加上拉 pullup(dout); initial begin $monitor("Time=%0t: sel=%b, dout=%b", $time, sel, dout); sel = 1'b0; #10; sel = 1'b1; #10; sel = 1'b0; #10; $finish; end endmodule

再运行仿真，这次输出变了：

Time=0: sel=0, dout=0 Time=10: sel=1, dout=1 // 看这里！不再是z，而是1了！ Time=20: sel=0, dout=0

看到了吗？当sel=1，我们的assign语句试图把dout驱动成z。但是，pullup(dout)这条指令生效了，它就像一个隐形的上拉电阻在工作，对网络施加了一个“弱”的高电平驱动。当没有其他“强”驱动（比如我们的assign驱动为0）时，这个弱上拉就决定了网络的值，把它拉到了1。这就是pullup在仿真中最直观的作用：为高阻态网络提供一个确定的默认值。pulldown的原理一模一样，只是默认值变成了0。

3. 新手第一个大坑：wire与logic/reg的声明冲突

好了，效果很神奇对吧？但如果你完全照搬我第一个例子（没加pullup的那个），只是把wire dout;换成logic dout;（SystemVerilog）或者reg dout;（经典Verilog），然后再加上pullup(dout)，大概率会迎面撞上一个编译错误。这是我当年踩过的第一个坑，也是很多初学者会困惑的地方。

错误信息可能长这样（不同工具措辞略有不同）：

Error: [DRC NODRV1] Net has multiple drivers: 'tb.dout'

或者更直白地说，logic类型的变量不能连接到具有驱动强度的门（gate）输出。

为什么？这背后的核心概念是Verilog的网络类型与变量类型的区别，以及多驱动冲突。

• wire（网络类型）：它就像电路板上的一根“导线”。一根导线可以接受来自多个源的驱动，比如一个输出接多个输入，或者像我们例子中，同时被assign语句和pullup原语驱动。Verilog有一套清晰的规则（信号强度）来决定当多个驱动存在时，谁最终胜出。pullup被定义为一个“门级原语”，它的输出是驱动到一根“线”上的。
• logic/reg（变量类型）：它们本质上是软件意义上的“变量”，是存储数值的容器。在一个给定的时刻，一个logic或reg变量只能由一个过程块（always或initial）赋值。它不支持像物理导线那样的“多驱动”解析。当你试图用pullup（一个门原语）去驱动一个logic变量时，就相当于强行要给这个“容器”灌入两个来源不同的值，编译器无法处理这种冲突，所以直接报错。

正确的做法是什么？非常简单：所有需要连接pullup或pulldown，或者可能处于高阻态的信号，都必须声明为wire类型。这是铁律。即使你在使用SystemVerilog，习惯了用万能的logic，到了这里也得“退一步”，老老实实用wire。你可以这样理解：logic能覆盖reg的行为，但在描述一根具有物理连线特性、可能被多驱动的“线”时，用wire是更准确、更安全的。我个人的编码习惯是，在模块的输入输出端口、以及内部需要被连续赋值（assign）或连接原语的网络，都显式地声明为wire，避免不必要的麻烦。

4. 不仅仅是仿真：综合视角下的pullup/pulldown

很多朋友可能会问：这玩意儿只在仿真里有用吧？我写RTL代码最后要生成电路的，它会影响我的芯片吗？好问题！答案是：视情况而定，而且这正是pullup/pulldown的高级用法所在。

在纯粹的RTL功能仿真中，pullup/pulldown的作用就是我们前面演示的——提供一个仿真默认值，让波形更清晰，避免x或z在逻辑中传播导致仿真结果诡异。但到了综合阶段，综合工具（如DC、Vivado）看到这些指令时，行为会因上下文而异：

1. 对内部信号：如果你在一个模块内部的某个wire上使用了pullup，但综合工具发现这个网络在物理上并没有对应的、需要上拉电阻的端口（比如它最终只驱动了其他寄存器的输入），那么综合工具很可能会忽略这条指令。因为它认为这是一个内部节点，不需要物理电阻，工具会专注于优化逻辑。
2. 对顶层输出/输入输出（IO）端口：这是pullup/pulldown发挥实际硬件作用的主战场。当你对顶层的output或inout端口使用pullup时，你是在给综合工具和后续的布局布线工具一个强烈暗示：“这个端口需要配置上拉电阻”。许多FPGA和ASIC的IO Pad单元内部都集成了可编程的上拉/下拉电阻。工具会根据你的pullup/pulldown指令，在生成比特流或网表时，自动使能对应IO Pad的上拉或下拉功能。

举个例子，你在设计一个通过按键控制的中断信号输入给FPGA。按键另一端接地，按下时输入低电平，松开时，你希望输入引脚恢复到高电平。如果你在代码里为这个输入端口写了pullup：

module top ( input wire clk, input wire key_n, // 低电平有效的按键 output wire led ); // 告诉工具，key_n这个输入引脚需要内部上拉 pullup(key_n); // 其他逻辑... endmodule

那么，在Vivado或Quartus的工程中，你甚至不需要在约束文件里额外设置，工具就可能自动帮你把这个IO标准配置为带有内部上拉电阻的模式。这大大简化了设计，也保证了硬件行为的正确性。所以，在写顶层模块或涉及IO的代码时，有意识地使用pullup/pulldown是一个非常好的习惯。

5. 深入对比：push-pull与open-drain电路

要真正吃透pullup的应用场景，我们必须理解两种最基本的输出级电路结构：推挽和开漏。这能帮你从晶体管级别明白，为什么有些地方必须用上拉电阻。

推挽输出是数字电路中最常见的结构。你可以把它想象成一对“跷跷板”，由一对互补的MOS管（一个PMOS在上，一个NMOS在下）组成，共同驱动同一个输出节点。

• 当输入为高电平时，上管的PMOS关闭，下管的NMOS导通，输出被“强有力地”拉低到地（GND），电流从输出端流向地。
• 当输入为低电平时，下管的NMOS关闭，上管的PMOS导通，输出被“强有力地”拉到电源（VCC），电流从电源流向输出端。
• 特点：无论输出高还是低，都是低阻抗的强驱动，能直接输出完整的电压摆幅。但不能将多个这样的输出直接连在一起（称为“线与”），因为如果一个输出1另一个输出0，会形成电源到地的直接短路，烧毁管子。

开漏输出则“阉割”了一半。它只有下拉的NMOS管，没有上拉的PMOS管。

• 当输入为高电平时，NMOS导通，输出被拉低到0。
• 当输入为低电平时，NMOS截止，此时输出端相当于断开，处于高阻态。它自己无法输出高电平！
• 关键来了：正因为开漏输出自己不能输出高电平，所以必须依赖一个外部的上拉电阻连接到电源。当所有连接在总线上的开漏输出都处于截止状态时，这个公共的上拉电阻就把总线电压拉到了高电平。

I2C总线选择开漏结构，就是为了实现“线与”功能：任何一个设备都可以通过拉低总线来发起通信（输出0），而释放总线（输出高阻）后，由上拉电阻拉高，表示总线空闲。在Verilog模型中，我们用pullup来精确模拟这个外部上拉电阻的行为。所以，当你设计一个I2C主设备或从设备的接口模块时，在顶层将SDA和SCL线声明为wire，并加上pullup，是最贴近硬件现实的建模方式。

6. 实战进阶：常见误区与最佳实践

用了这么多年，我总结了一些pullup/pulldown使用中容易掉进去的坑，以及一些让代码更稳健的技巧。

误区一：在可综合模块内部滥用。有些人为了让内部信号有个默认值，到处加pullup。比如一个状态机的状态寄存器，担心上电不定态，就加个pulldown。这是典型的错误用法。寄存器的不定态应该通过明确的复位逻辑来解决，而不是靠这种综合时可能被忽略的指令。pullup/pulldown应该主要用于对外的接口信号建模。

误区二：与连续赋值（assign）的驱动强度混淆。我们之前例子中，assign dout = ...是一个“强驱动”，而pullup(dout)是一个“弱驱动”。当强驱动有效时（输出0或1），弱驱动被覆盖；只有当强驱动输出高阻z时，弱驱动才显现效果。但如果你用另一个assign语句去驱动同一根wire，并且两个驱动冲突（一个驱动1，一个驱动0），那就会产生多驱动冲突，仿真结果可能是x。pullup的弱驱动特性，使它非常适合为总线上的高阻态提供默认值，而不会干扰主动驱动。

误区三：忘记inout端口也需要wire类型。双向端口inout在声明时也必须用wire，这是语法要求。当你在一个inout端口上使用pullup时，通常是为了模拟该端口在作为输入时的默认上拉状态。你需要非常小心地处理三态控制逻辑，确保作为输出时能正确驱动，作为输入时能释放高阻。

最佳实践建议：

1. 模块化声明：我习惯在顶层模块中，将所有需要上拉/下拉的接口信号集中声明。例如：

   module top ( inout wire i2c_sda, inout wire i2c_scl, input wire spi_cs_n ); // 接口上拉配置区域 pullup(i2c_sda); pullup(i2c_scl); pulldown(spi_cs_n); // 假设CS低有效，默认下拉防止悬空 // ... 子模块实例化和内部逻辑 endmodule

   这样一目了然，便于管理和检查。

2. 与仿真初始化结合：对于复杂的系统，上电初始状态很重要。你可以在仿真测试平台的顶层，不仅使用pullup，还可以结合force语句或初始化赋值，来模拟上电过程中的不确定状态，再观察pullup如何使系统稳定下来。

3. 查阅工具手册：不同的FPGA厂商、不同的综合工具，对pullup/pulldown指令的支持程度和具体实现可能略有差异。在用于实际项目前，最好翻一下所用工具的“HDL支持指南”或“综合指南”，了解其具体行为，避免后期踩坑。

说到底，pullup和pulldown是连接Verilog行为级描述与真实硬件物理特性的一座小桥。用得对，它能让你模型更精确，代码意图更清晰；用错了，就是编译错误和功能bug的源头。希望这些从实际项目中摸爬滚打出来的经验，能帮你绕过我当年踩过的那些坑，更自信地在你的设计里运用它们。下次当你写I2C、配置总线或者处理按键输入时，不妨想想这根“隐形的电阻”，把它在代码里实实在在地描述出来。