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FPGA实现TDC算法(FPGA实现延时)

news 2026/6/6 20:10:29

一、FPGA如何实现延时
1.关于ps级别的延时
2.关于ns级别的延时
3.关于10ns级别的延时
4.关于1ms级别的延时

参考：https://www.baidu.com/link?url=sojRDWma1MokFTKgGgf-i-d2hLSTZg2HX45zu5TtJ1YlmEATIqwTc6NexEPZIozYA314EHQVPEYFcWGDBOGFZXGVsz-i1kSbTa6KuoHIJm_&wd=&eqid=89e7a2d40503cda6000000066948d8ee
参考：https://baijiahao.baidu.com/s?id=1827942128414919469&wfr=spider&for=pc
参考：https://blog.csdn.net/gaoxcv/article/details/124591638
使用carry进位链实现ps级别延时
参考：http://www.360doc.com/content/25/0926/10/64556539_1162023558.shtml
参考：https://blog.csdn.net/ipfs8storage/article/details/154445402
(* keep_hierarchy = "TRUE" *)
module TDL
#(
parameter NUM_STAGES = 264
)(
//Inputs
iRST,
iHIT,
iSTORE_STOP,

//Outputs
oTHERMOMETER_VALUE,
oFED
);

//Singal type definition
//Inputs
input iRST;
input iHIT;
input iSTORE_STOP;

//Outputs
output [NUM_STAGES - 1 : 0] oTHERMOMETER_VALUE;
output oFED;

// Define interenal signals
(* dont_touch = "TRUE" *) wire [NUM_STAGES - 1 : 0] wFIS_VALUE;
(* dont_touch = "TRUE" *) wire STORE_STOP_BUFG;
/*(* dont_touch = "TRUE" *)*/ wire wFED;

wire [NUM_STAGES - 1 : 0] rVALUE;
BUFG bufg_inst (
.I(iSTORE_STOP), // 输入时钟信号
.O(STORE_STOP_BUFG) // 输出缓冲后的时钟信号
);

//FINE TDC DELAY CHAIN
genvar i;
generate
for(i = 0 ; i <= (NUM_STAGES / 4) - 1; i = i + 1)
begin : generate_block
if(i == 0)begin : CARRY4_first
(* dont_touch = "TRUE" *)
CARRY4 CARRY4_first_inst(
.CO (wFIS_VALUE[3 : 0]), // 4-bit carry out
.O (),
.CI (1'b0), // 1-bit carry cascade input
.CYINIT (iHIT), // 1-bit carry initialization
.DI (4'b0000), // 4-bit carry-MUX data in
.S (4'b1111) // 4-bit carry-MUX select input
);
end
else
begin : CARRY4_others
(* dont_touch = "TRUE" *)
CARRY4 CARRY4_others_inst(
.CO (wFIS_VALUE[4 * (i + 1) - 1 : 4 * i]),
.O (),
.CI (wFIS_VALUE[4 * i - 1]),
.CYINIT (1'b0), //0表示加法，1表示减法
.DI (4'b0000),
.S (4'b1111)
);
end
end
endgenerate

//FIRST STAGE D FLIP FLOPS TO SAMPLE DELAY CHAIN
genvar j;
generate
for(j = 0 ; j <= NUM_STAGES - 1 ; j = j + 1)
begin
(* dont_touch = "TRUE" *)
FDCE #(
.INIT(1'b0)
) rTDC_VALUE(
.Q (rVALUE[j]),
.C (STORE_STOP_BUFG),
.CE (1'b1),
.CLR (iRST),
.D (wFIS_VALUE[j])
);

end
endgenerate

assign wFED = wFIS_VALUE[0];
assign oFED = wFED;
assign oTHERMOMETER_VALUE = rVALUE;

endmodule

二、FPGA实现频率计
1.使用FPGA统计信号的长度
https://blog.csdn.net/SLAM_masterFei/article/details/105582220

三、FPGA实现延时
短延时（<10ns）：IDELAYE2硬核 > 寄存器打拍
中延时（10ns~1ms）：计数器 > 移位寄存器
长延时（>1ms）：FIFO+外部DDR > 大容量BRAM
皮秒级需求：PLL相位插值 + IDELAYE2
皮秒级需求：使用carry4或者carry8进位链来实现
皮秒级需求：FPGA的DSP来实现延时

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http://www.cnnetsun.cn/news/180851.html