日本成功开发1.4nm纳米“光刻机”

来源：EETOP

日本印刷株式会社（DNP）近日宣布，成功开发出电路线宽为10纳米的NIL纳米压印技术，可用于相当于1.4纳米等级的逻辑半导体电路图形化。 公司表示，该产品针对智能手机、数据中心、NAND Flash等应用场景中先进逻辑芯片的微型化需求，目前已启动客户评估工作，计划于2027年开始量产。 DNP同时提出，力争在2030财年将纳米压印相关业务的营收提升40亿日元（约1.8亿元人民币）。

DNP 指出，随着终端设备性能持续提升，市场对更先进制程逻辑半导体的需求不断扩大，推动采用极紫外（EUV）曝光生产技术的演进。 但EUV在生产线建设和曝光过程中需要庞大金额的投资，并且有高耗能与环境负荷的问题。 因此，自2003年起，DNP开始持续研发纳米压印技术，通过将电路图形直接压印到基板材料上，为制造商在部分制程技术环节上降低曝光能耗、优化成本结构提供了新的技术路径。

此次推出的10纳米线宽NIL纳米压印技术，可在部分图形化环节上替代EUV光刻，为尚未导入EUV光刻设备生产线的半导体制造商提供先进逻辑工艺的另一个选项。 DNP表示，通过向客户供应纳米压印技术，有望在保持图形精度和线宽控制的前提下，扩大先进制程图形化的制程选择空间，协助客户在制造成本和环境负荷之间取得平衡。公司认为，随着逻辑组件持续向更精细线宽演进，奈米压印制程在部分节点可能具备一定经济性优势。

纳米印刻光刻工艺流程

而在具体工艺技术上，DNP导入自对准双重成像（SADP）技术，对曝光形成的图形进行薄膜沉积和蚀刻，使图形密度达成翻倍，在此基础上完成10纳米线宽的纳米压印技术。 公司称，本次研发不仅利用了其在光罩制造领域长期积累的高精度图形化能力，还结合了晶圆制造制程技术，进一步在产品精度、稳定性与可量产性方面满足先进逻辑半导体的要求。 根据公司推测，采用纳米压印的超精细半导体制程技术，可将曝光环节的能源消耗降至当前主流制程的大约1/10。

在产业化推进方面，DNP已与半导体制造商开展沟通，并启动新型NIL纳米压印技术的评估工作。 公司计划在完成客户验证、建立量产工艺和供应体系后，于2027年开启量产供货，以应对逻辑半导体微缩带来的市场需求。 DNP表示，将持续推动纳米压印技术升级和产能扩充，以匹配未来市场放量节奏，将相关业务培育为公司半导体板块的重要增长关键点。

此外，DNP还计划在2025年12月17日至19日于东京国际展览中心举办的SEMICON Japan 2025上，展出这款10纳米线宽NIL纳米压印技术。 公司认为，通过在专业展会集中展示产品与技术路线，可加深与全球半导体制造企业及设备厂商的交流，推动纳米压印技术在先进逻辑制程中的应用发展。 后续该技术在量产良率、生产节拍以及与既有制程技术整合方面的表现，将成为市场持续关注的重点。

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