【IC】芯片IO物理层差异

如果 SerDes 这么厉害，为什么不能用它把所有接口（内存、显卡、Chiplet）都统一了？

答案是：物理层（PHY）并没有你想象中那么“通用”。
虽然它们都可能用到 SerDes 技术，但就像F1 赛车、重型卡车和高铁都用“内燃机/电机 + 轮子”，但你绝不能把卡车的引擎装到赛车上。

以下从三个维度为你揭开“不通用”的真相：

1. 根本矛盾：距离 vs. 功耗 (Reach vs. Power)

这是阻碍统一的最大物理障碍。

• PCIe (长距离重载)：

  • 任务：要穿过封装、PCB、连接器，跑 20~50 厘米，损耗高达 36dB。
  • 代价：必须用极其复杂的DSP、重型均衡 (FFE/DFE)。
  • 功耗：非常高（约 5~10 pJ/bit）。
  • 就像长途货车，马力大但油耗高。

• UCIe (超短距离轻载)：

  • 任务：只在芯片封装内部跑，距离小于 2 毫米，几乎没有损耗。
  • 设计：为了省电，它去掉了复杂的均衡电路，甚至不需要时钟恢复 (CDR)，直接传时钟。
  • 功耗：极低（约 0.5 pJ/bit）。
  • 就像高尔夫球车，轻便省电但上不了高速。

结论：如果你用 PCIe 的 PHY 去连 Chiplet，功耗会爆炸（浪费了 10 倍电）；如果你用 UCIe 的 PHY 去连显卡，信号还没出芯片就死在路上了。

2. 时钟架构：随路 vs. 嵌入 (Clocking)

• DDR (并行总线)：

  • 机制：源同步 (Source Synchronous)。数据线旁边专门有一根 DQS (Data Strobe) 线，用来告诉接收端什么时候采样。
  • 特点：极度依赖线长匹配（等长绕线），抗干扰差，但延迟极低。

• PCIe / Ethernet (串行 SerDes)：

  • 机制：嵌入式时钟 (Embedded Clock)。不传时钟线，时钟信息藏在数据流里（通过 CDR 恢复）。
  • 特点：不需等长，抗干扰强，但 CDR 电路会带来显著的延迟 (Latency)。

• 不通用的痛点：DDR 对延迟极其敏感（CPU 等不起内存）。如果把 DDR 换成 PCIe PHY，每次读写都要经过编码、序列化、CDR 锁相，增加几十纳秒延迟，系统性能会直接崩盘。

3. 为什么不能“多合一”？(Multi-protocol PHY)

其实业界一直在尝试做“多合一 PHY”，但有局限性：

• 成功的融合：

  • PCIe + CXL + SATA：这三者物理层非常像，可以共用一个 SerDes PHY。
  • Ethernet + InfiniBand：也是同源技术。

• 失败的融合：

  • PCIe + DDR：完全不同的电路拓扑（串行差分 vs 单端并行），做在一起面积太大，不划算。
  • PCIe + UCIe：一个要驱动 50 欧姆长线，一个驱动极短线，输出驱动器（Driver）设计完全矛盾。

总结

虽然名字都叫 PHY，有的也用了 SerDes 原理，但它们是为不同“赛道”定制的：

1. PCIe/Ethernet：长跑选手。不怕路远路烂，只要能送到就行，对延迟稍微宽容。
2. UCIe：短跑接力。在封装内极其省电地搬运数据，不仅要快，还要极度节能。
3. DDR：工厂流水线。就在 CPU 隔壁，要求极低的延迟和极大的吞吐，一点点延迟都不能忍。

未来的趋势：

• UCIe正在试图统一 Die-to-Die 的互连。
• CXL正在试图统一 CPU 到各种加速器/内存的互连（复用 PCIe PHY）。
• 但物理规律决定了：永远不会有一个能同时满足 1米传输、0.5pJ/bit 功耗、5ns 延迟的“万能 PHY”。