Vivado中常见错误排查：针对ego1开发板大作业问题解析

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在ego1上跑通第一个LED：那些Vivado报错背后的真实世界

你是不是也经历过——Verilog写完了，仿真波形漂亮得像教科书，Vivado点下“Generate Bitstream”，结果控制台瞬间炸出一串红色ERROR，连错误ID都来不及看清，工程就卡死在place_design？
或者下载成功后，按下按键，LED纹丝不动；再换个引脚重试，它又莫名其妙地常亮……
这不是玄学，也不是硬件坏了。这是你在和Xilinx Spartan-6 FPGA、Vivado工具链、以及ego1开发板这三者之间，还没建立起真正可靠的“对话协议”。

而这个协议的核心，就藏在三个看似简单却极易出错的地方：引脚有没有真正接上？时钟有没有被认真对待？代码有没有老老实实告诉综合器“你想造什么电路？”

从原理图开始：别让XDC成为摆设

很多同学把XDC文件当成一个“填空作业”：网上抄一段，改几个引脚号，保存，运行。但其实，XDC不是配置文件，它是你向FPGA发出的物理契约——每一行，都在说：“这个信号，必须走这条腿；这个电压，必须是3.3V；这个时钟，必须从这里进来。”

ego1用的是XC6SLX4-2CSG324C，封装是CSG324，共324个引脚。但并不是所有引脚都能随便用。比如LED[0]连的是W19，按键BTN[0]是U18，50MHz晶振输入是T18——这些不是随便编的编号，而是PCB布线决定的硬连接。你写错一个字母，比如把U18写成U17，那按下去的那一刻，信号根本进不了FPGA。

更关键的是电平标准。ego1所有用户IO（LED、按键、拨码开关）都是LVCMOS33，也就是3.3V逻辑电平。如果你漏写了set_property IOSTANDARD LVCMOS33 [...]，Vivado不会帮你猜，它只会冷冷抛出一个[DRC NSTD-1] Unspecified I/O Standard，然后拒绝生成比特流。

还有那个常被忽略的CLOCK_DE