Zynq PL访问DDR全攻略：AXI数据通路与DMA工程实践

简介：针对Zynq平台DDR数据向PL端传输的完整工程包，面向FPGA开发者和嵌入式软硬件协同设计人员，覆盖从Vivado工程搭建、AXI接口配置到SDK软件控制与调试验证的全流程。压缩包共1027个文件，约37.97MB，以C/C++与HDL源码为主，包含大量h/c文件、VHDL/Verilog设计文件、xdc约束、tcl脚本以及bit/elf等可执行与配置产物，也包含工程日志、仿真数据和硬件平台定义，便于对照实际设计过程学习。目前已有848人学习下载。资源内含完整的Vivado项目、SDK工程及仿真文件，从PL端DDR接口模块设计到AXI4-Stream/AXI4-Lite配置、PS端控制软件编写均有涉及，并附有综合生成产物，可帮助读者理解DDR数据读取、处理与回传的软硬件协同实现思路，尤其适合正在研究和调试Zynq高速数据通路的开发者。 做过Zynq开发的工程师应该都遇到过这样的场景：PS端的DDR里放着一批数据，可能是网络下发的、摄像头采集的、也可能是Sensor通过DMA搬进来的，总之数据就在DDR里躺着。PL端的逻辑这时候要上场了，从DDR拿数据做算法、做滤波、做图像处理，处理完再写回DDR，或者直接以Stream的方式往PL外送。可是你翻原理图会发现，DDR颗粒的引脚跟PL一根关系都没有，全部连在PS侧。那DDR的数据到底怎么传给PL？这篇文章我把整个通路、方案选型、协议细节、实际踩坑一次讲清楚，给正在做Zynq开发的工程师一个可以直接上手的参考。

1. 先看清Zynq的DDR和PL到底是什么关系

1.1 DDR为什么天然长在PS旁边

Zynq跟普通FPGA最大的不同，是它内部有两套完全异构的逻辑系统：PS（Processing System）和PL（Programmable Logic）。PS部分是硬核的ARM应用处理器，DDR控制器就是硬核写在芯片里的，DDR的物理引脚从SoC封装出来之后直接连到外部的DDR内存颗粒上。PL这边没有独立的DDR控制器，所以常规的Zynq-7000和MPSoC架构里，DDR颗粒是"PS独占"的。

这不是设计缺陷，而是有意为之。DDR控制器对时序要求极其苛刻，DDR3-1600、DDR4-2400这些速率下，CK/DQS/DQ之间的时序余量都是以皮秒计算的。硬核DDR控制器把读数据训练、写数据训练、ZQ校准、刷新调度全部固化在硅片里，同时把DDR的物理引脚固定在专用IO上，走线是芯片封装内部就规划好的。如果你在PL侧用MIG IP做软核控制器，那一套IO约束和PCB布线会让你额外辛苦，而且可用的高速Bank也有限。

所以Zynq的典型姿态是：DDR就是PS的家门口内存，PL要数据，得通过内部总线去"取"，而不是DDR自己有一条路伸到PL。

1.2 PL访问DDR的完整路径

PL和PS之间通过什么交换数据？答案是AXI总线。AXI是ARM AMBA协议家族里的高性能总线，Zynq内部把PS和PL之间的AXI互联做成了硬核的互连矩阵。PL里的任何IP想要访问PS侧的DDR，路径是这样的：

PL IP发出AXI请求（包括读地址或写地址、数据、突发长度等） -> 经过PL侧的AXI接口 -> 进入PS内部的互连（interconnect） -> 送达DDR控制器 -> DDR控制器翻译成DDR3/4的命令时序 -> 从DDR颗粒拿到数据 -> 原路返回。

这条链路上，PL侧的AXI IP和PS侧的DDR控制器之间隔着若干级互联和FIFO缓冲。PL开发者不需要关心DDR颗粒内部的PRE/ACT/READ这些命令细节，DDR控制器替你做了协议翻译。但你需要理解AXI事务是怎么组织的——因为你的DMA、你的总线宽度、你的突发长度，直接影响DDR控制器能不能高效率地把数据吐出来。

1.3 谁在管DDR的初始化

DDR颗粒上电之后不是直接就能用的，要先等待电源稳定，然后复位，再往模式寄存器里写配置（MR0/MR1/MR2/MR3），还要做DQS gate训练和读写校准。在Zynq-7000上，这套初始化由PS的BootROM配合FSBL（第一阶段引导程序）完成。FSBL里有一份DDR配置表，里面写满了时序参数，比如tRCD、tRP、tRFC这些，Board Support Package会根据你板子上的DDR颗粒型号和速率自动选参数。

这个点对PL工程师来说非常关键：PL的逻辑想在复位后立刻读DDR，是读不出来的，因为DDR可能还没初始化完。PS启动流程走到App之前，FSBL会把DDR搞定，你只要保证PL访问DDR的动作发生在FSBL之后就行。如果整机没有PS参与、试图纯PL侧控制PS DDR，那几乎没有可能，除非用PL侧的MIG IP去操作挂在PS引脚上的内存，这在物理设计上完全不可行。所以规范做法就是：PS先起来，DDR先初始化完，PL再通过AXI通路访问。

2. 三条数据通路怎么选：GP、HP还是ACP

PS和PL之间，Xilinx给了一大堆AXI接口，常见的有GP端口、HP端口、ACP端口。很多初学者上来就选GP端口，因为Block Design里看起来都一样，结果测带宽惨不忍睹。三条路的定位完全不同，先别急着连线，把这张表看明白。

2.1 S_AXI_GP：只能干点零碎活

S_AXI_GP是通用的低带宽接口。在Zynq-7000上，GP数据宽度32位，时钟跟着AXI时钟走，理论上算下来带宽也不过几百MB/s，实际跑到一半就不错了。它适合干什么？适合PL侧放一组控制状态寄存器，CPU用Xil_In32/Out32直接读写，或者把一个小型BRAM映射进来当共享邮箱。你要拿它搬DDR大数据，结果就是总线拥堵、CPU被拖慢、传输时间感人。我见过有朋友用它做图像采集，一个小时的视频搬了十几分钟，后来换成HP端口直接起飞。

2.2 S_AXI_HP：DDR数据搬运的主干道

HP端口才是真正的"数据高速公路"。Zynq-7000有4个HP端口，数据位宽可以配置成64位，挂在高性能互连上，可以直接读写DDR。PL侧接上AXI DMA、AXI VDMA、或者你自己写的AXI Master逻辑，都能通过这个端口高效访问DDR。重点来了：HP端口不参与CPU缓存一致性，数据读写的责任主要在PL侧。也就是说，你用HP端口往DDR写了一段数据，CPU读这段数据之前必须手动做缓存失效（Invalidate），否则CPU读到的可能是L1/L2缓存里的旧数据。这个问题我放到第5章详细说，很多新手在这上面折腾了整整一天。

2.3 S_AXI_ACP：要一致性就得付出代价

ACP端口带缓存一致性。PL通过ACP访问DDR时，会在PS的Snoop控制单元里走一套一致性流程，CPU的缓存会被监听和更新。好处是PL往DDR写数据之后，CPU直接读就能拿到新值，不需要手动刷缓存。代价是每次访问都要和CPU的缓存系统做协商，带宽和延迟都比HP端口差一些，而且对DDR访问的调度也受CPU缓存状态影响。我的建议是：默认场景用HP端口，只有你确实需要CPU和PL频繁交替访问同一块内存、并且数据吞吐量不是瓶颈时，才考虑ACP。

2.4 场景对照表：该用哪条路一目了然

3. 最常用的搬移方案：AXI DMA从DDR到PL的全流程

确定用HP端口之后，下一步就是选具体IP。99%的DDR到PL数据传输场景，用AXI DMA就够了。AXI DMA有两个方向通道：MM2S（Memory-Mapped to Stream）负责从DDR读数据输出成AXI Stream；S2MM（Stream to Memory-Mapped）负责把PL端AXI Stream数据写入DDR。这一步我要把从Block Design连线到SDK跑通的完整流程过一遍。

3.1 Block Design里的硬件连接

在Vivado里做Block Design，最少要连这些模块：

• Zynq PS：双击打开配置，在PS-PL Configuration里确保S_AXI_HP0（或HP1）端口被勾选，并且对应的AXI接口地址是分配好的。分配地址通常在Address Editor里做，给PL侧IP分配一段DDR地址映射空间（比如0x10000000到0x100FFFFF）。
• AXI DMA IP：把它的S_AXI_LITE端口接到PS的M_AXI_GP，这样CPU才能通过寄存器控制DMA。把M_AXI_MM2S和M_AXI_S2MM端口接到HP端口（S_AXI_HP0）。具体连法是：DMA的M_AXI_MM2S -> Zynq的S_AXI_HP0；DMA的M_AXI_S2MM -> 同一个S_AXI_HP0也行，也可以接HP1分开。
• axis_data_fifo：DMA的M_AXIS_MM2S输出接到一段AXI Stream FIFO做缓冲，再送到你PL端的自定义逻辑，这样能平滑突发。
• 中断：DMA的mm2s_introut和s2mm_introut接到Zynq的PL_PS_IRQ0，在SDK里绑定中断处理。

连接完成后跑一次Synthesis和Implementation，导出硬件到SDK（或Vitis）。这里有个容易漏的地方：必须在XSA里把地址空间设置好，如果DMA的Bd（Buffer Descriptor）内存和缓冲区都映射在DDR里，而DDR的别名地址没配，后面访问就会段错误。

3.2 AXI DMA的参数配置

配置AXI DMA时，几个关键参数要按自己场景改：

• Enable Scatter Gather Engine：一般建议打开。SG模式可以让DMA自动遍历描述符链，不用频繁CPU干预。但注意SG模式对描述符内存的缓存一致性要求更高，代价是排查更麻烦。简单场景可以先关掉SG，用Direct Register模式，CPU配置一次地址和长度，启动一次传输。
• Width of Buffer Length Register：默认是14位，最大支持长度是2^14-1=16383字节。很多老项目的坑就在这，如果传输块超过这个数，寄存器会溢出，导致数据丢失。要么改大这个位宽（比如改成26位），要么在驱动里拆分成多个小块的Bd链。
• Stream Data Width：匹配你PL逻辑处理的位宽，可以是8、16、32、64。比如你PL侧一个周期处理32位像素，这里就配32位。
• 地址宽度：和你的AXI总线地址宽度对齐，Zynq-7000一般是32位，MPSoC看情况，配错会直接导致DMA访问不了内存。

3.3 在SDK里发起一次DMA传输

直接看代码，以Zynq-7000、SDK环境为例。初始化DMA引擎、建立Bd、启动传输的常用套路是这样的：

#include "xdma.h" #include "xil_cache.h" #include "xscugic.h" XDma dma; XDma_Config *cfg; UINTPTR srcAddr = 0x10000000; // 例如DDR源地址 UINTPTR dstAddr = 0x10010000; // 例如PL侧目的缓冲 UINT32 bufferLen = 8192; cfg = XDma_LookupConfig(XPAR_AXI_DMA_0_DEVICE_ID); XDma_CfgInitialize(&dma, cfg, cfg->BaseAddress); // 确保源数据已经写在DDR，并且CPU缓存刷回DDR Xil_DCacheFlushRange(srcAddr, bufferLen); // 简单模式：直接配地址和长度 XDma_Start(&dma, (UINTPTR)srcAddr, dstAddr, bufferLen, 0, 0); // 轮询或者等待中断 while (XDma_IsBusy(&dma)) {}

如果是用SG模式，要建立描述符数组，把每个Bd的地址、长度、控制字段写对，然后在启用SG之前把描述符所在内存flush一遍，否则DMA读到的是描述符的旧值。启动之后，硬件就会按Bd链自动搬数据，完全不用CPU管。传输完成触发中断，中断回调里做帧计数、做Xil_DCacheInvalidateRange，然后PL端就能拿到数据。

3.4 PL端接收数据的习惯写法

PL端逻辑接收AXI Stream时，最核心的就是握手信号：TVALID和TREADY。数据在TVALID为高、TREADY为高的时候才有效。如果你的PL逻辑用了FIFO接口，直接接axis_data_fifo输出就省事很多。等FIFO非空，拉高TREADY，一拍一个数据读出来。这里有一个常见经验：DMA的MM2S通道出来的TLAST信号，代表一次Bd传输的最后一个数据，很多开发者忘了处理它，导致帧边界错乱。PL逻辑里建议用TLAST作为一帧数据结束的标志来触发状态机跳转，别自己数数据个数。

4. DDR协议、burst长度和拓扑：决定传输效率的三个关键词

很多人以为把DMA配置好、数据能流起来了就结束了。但如果你想追求高带宽，必须理解DDR内部在读同一段连续数据时发生了什么。三个关键词是绕不开的：DDR协议、burst长度、DDR拓扑。

4.1 DDR的一次读操作到底做了什么

DDR芯片内部是一个存储阵列：一个个Bank，Bank里是行和列。PL通过AXI发一个读请求过来，DDR控制器不直接读数据，它要先看你访问的是哪个Bank的哪一行。如果这一行还在行缓冲里（行命中），那就直接按列地址读出来；如果行缓冲里是别的行（行冲突），那就必须先PRECHARGE关闭当前行，再ACTIVATE打开目标行，最后再READ。行冲突的开销非常大，tRP加tRCD都是几十纳秒量级，一次行切换可能吃掉好几个数据时钟周期。

所以DDR控制器的调度策略特别依赖"访问的局部性"。如果你让DMA访问一大块连续地址，DDR控制器就能让行缓冲保持着同一个行一直在命中，带宽直接拉满。如果你访问的是跳来跳去的地址，每个请求都得行切换，DDR的带宽打五折都是好的。

4.2 burst length和AXI突发怎么搭配

DDR协议里的burst length（BL）指一次读/写命令连续传输的数据量。DDR3默认BL8，也就是一次READ命令输出8个数据周期；DDR4支持BL8也可以裁剪成BC4；DDR5默认BL16。而AXI总线侧也有自己的burst概念，AXI4允许一次突发最多256拍，每拍的数据量等于总线位宽。这两个"burst"不是一个东西，但它们需要协同工作。

AXI DMA一次读一大块数据，DDR控制器会把这个AXI突发拆成若干个DDR burst来执行。比如64位AXI总线、AXI突发256拍，一次AXI突发拿2048字节的数据，DDR3控制器内部会拆成很多个BL8的访问。这里最关键的经验是：AXI突发越长，DDR控制器能做的Bank级流水调度越充分。你可以在AXI DMA的寄存器里配置可控制突发长度的参数（有些场景用INCR模式最大化突发），如果突发长度很短，DDR控制器每次地址仲裁切换的代价就变大。

还有一点：DDR3的BL8是8n预取的产物，即一次内部预取8个n位数据，正好对应BL8。所以对于DDR3控制器来说，BL8是最自然的访问粒度。你设计缓冲区时，尽量让DMA访问长度是DDR内部对齐的整数倍，比如8字节、64字节对齐，别让地址奇奇怪怪地不对齐，否则可能多出一次额外的总线事务。

4.3 DDR拓扑为什么影响信号质量

DDR拓扑说的是DDR颗粒在PCB上的连接方式。DDR2时代常见T型拓扑，地址线从控制器出发到两个颗粒中间分叉，等长对称，像字母T。DDR3和DDR4主流是Fly-by拓扑（菊花链），地址/控制/命令线从控制器出发，像串珍珠一样依次穿过每个颗粒，最后终端匹配。Fly-by在高频率下每个颗粒上的stub更短，信号反射更小。

这些看起来是硬件工程师的事，但产品化的项目里它和软件强相关。你PL代码写得再好，硬件DDR信号质量不过关，一样会偶发数据错误。特别是产品要做认证测试（比如电子产品的CE认证，或者EMC、可靠性相关的摸底），DDR部分的信号完整性是重点对象。如果走线拓扑乱、等长控制差、终端电阻错误，高速信号辐射超标，认证测试直接红灯。我在实践中看到很多项目在预认证阶段才发现DDR区域问题，最后只能改板。所以如果你做整机产品，拿到原理图时先看一眼DDR拓扑和等长约束，别等软件全调通了才发现硬件底子不行。

4.4 带宽估算实例

拿Zynq-7000 HP端口举例：HP端口数据位宽64位，AXI时钟通常跑150MHz到200MHz。假设AXI时钟200MHz，理论峰值带宽就是200MHz乘8字节，等于1.6GB/s。但实际上AXI有读延迟、DDR有行切换、刷新开销、仲裁冲突，实测通常达到峰值带宽的60%左右，也就是960MB/s上下。如果你用的是1080p60图像，一行1920像素，每像素3字节，每秒带宽才3GB/s？不，1080p60三字节大概60×1920×1080×3字节=373MB/s，H P端口的实测带宽是够用的。所以判断"够不够"不要拍脑袋，先按格式和帧率把带宽算清楚，再决定是单HP端口还是双HP端口，或者干脆把AXI时钟调高。

5. 实战排查：缓存、跨时钟和那些看似莫名其妙的问题

DDR往PL搬数据，很多问题不是"线没连对"，而是软件和硬件衔接处的隐性问题。这一章我把高频故障和根因整理成一张表，然后挑几个重点展开。

5.1 缓存一致性：HP端口不保证你拿到新数据

这是我在社区里被问得最多的问题。现象是：PL端的逻辑通过DMA把一批数据写入DDR，CPU端printf出来发现"老化"——数据永远是自己第一次写的那份。原因基本就是CPU缓存的旧数据覆盖了DDR里的新数据。

处理器读内存时，优先从L1/L2缓存里取，如果缓存里已经有这块地址的副本，它根本不去DDR里看。而PL通过S_AXI_HP写DDR时，直接进DDR控制器，CPU缓存不知道DDR内容变了。反过来CPU往DDR写数据，数据可能还停在写缓冲里没有真正落到DDR，DMA去读就读到了旧值。

对应手段很清晰：CPU写完数据要发DMA之前，执行Xil_DCacheFlushRange；CPU要读PL写入的数据之前，执行Xil_DCacheInvalidateRange。特别是SG模式下的描述符Bd内存，必须保证在DMA使用之前把描述符内容flush出来，否则DMA描述符写的地址可能根本不在DDR里生效。

5.2 跨时钟域是AXI协议兜了底，但你要知道边界

PS侧DDR控制器的时钟和PL的逻辑时钟完全是两个域。比如DDR颗粒跑1600MT/s，DDR控制器的内部时钟可能是400MHz或800MHz；HP端口的AXI时钟可以配成100MHz或200MHz；PL侧自定义逻辑可能跑50MHz。这些不同时钟域靠什么衔接？靠AXI握手协议和内部的异步FIFO。

AXI的流水线机制设计上就支持跨时钟域传递，Xilinx的互联IP会自动插入同步寄存器。但这不代表你可以在PL侧输入端不处理跨时钟。比如axis_data_fifo已经做了时钟域转换，那你的PL逻辑工作在它自己时钟域，没问题。如果你自己写AXI Stream接收逻辑，就老老实实采样handshake信号。另外，中断信号从PL的irq引脚进PS也是一次跨时钟，PS的中断控制器自己有同步逻辑，但你在PL侧要避免在同一个时钟节拍上边沿抖动，最好用寄存器打两拍再接进irq。

5.3 常见问题自查清单

排查顺序有个经验：从地址空间入手。用SDK的read命令读DDR的某个地址，确认CPU能读到值；再把DMA配置成简单模式、搬一个小块，看值对不对；最后加入SG模式、中断、双通道。一层一层加，问题才不会在乱七八糟的因素里被掩盖。

第五个问题我再补充一点实际操作的判断方法：DDR没初始化完这种故障，启动日志里通常有DDR training的打印，你可以先确认FSBL阶段DDR测试通过，再往后走。

最后说一个我自己的习惯。DDR和PL之间的数据交互，80%以上用HP端口加AXI DMA就能解决，复杂场景才需要上ACP或VDMA。真正决定项目成败的往往不是"会不会连DMA"，而是你能不能把缓存一致性、突发长度、跨时钟域这些底层逻辑搞清楚。建议你在设计第一个数据通路时，先在PL里做一个环形FIFO计数器，CPU往DDR写一段已知pattern，DMA搬过去之后PL把计数器回传，再做校验。这一步做扎实了，后面从DDR搬图像、搬采样数据、搬网络报文，都是同样的套路，只是数据内容不同而已。

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