2024电赛C题无线传输信号模拟系统：从方案选型到高分调试全解析

简介：本资源是2024年全国大学生电子设计竞赛C题‘无线传输信号模拟系统’的高分参赛项目完整实现，面向计算机、电子信息类专业学生，专为电赛备赛、课程设计、毕业设计及嵌入式项目实战打造。项目经导师指导并获评审99分，代码基于STM32F4系列主控，集成AD9910直接数字频率合成器与MAX262可编程滤波器等核心模块，完整实现信号生成、调制、信道模拟与接收解调全流程，小白亦可编译运行。压缩包共284个文件（45.03MB），含64个.o/.d编译中间文件、62个.crf调试信息、24个C源文件与24个头文件，辅以.uvprojx工程配置、.hex/.axf可执行镜像、.pdf文档说明及.jpg原理图等，结构规范、注释清晰、依赖明确。目前已有1152人学习下载，提供从硬件驱动到信号处理的全链路参考，涵盖main.c主流程、tim/gpio/hal_msp外设配置、system_stm32f4xx底层初始化等关键模块，助力快速理解电赛高频考点与工程落地逻辑。 2024年电赛C题“无线传输信号模拟系统”拿高分，靠的不是临场爆发，而是把赛题背后的需求摸透、把系统的每一个模块做到可解释、可复现、可演示。这篇文章把我从拿到题目到最后提交文档的完整过程整理出来，包括方案选型的取舍、核心模块的实现思路、调试阶段踩过的坑，以及赛后复盘时觉得最该提前准备的东西。如果你正在备赛，或者想了解这类系统从零到一怎么搭起来，这篇文章应该能给你一个比较完整的参考。

1. 这道题的真正考点在哪里——先读懂赛题再动手

1.1 从赛题文字到可测试的技术指标

很多队伍看到“无线传输信号模拟系统”这个题目，第一反应是“那我做一个能发信号的设备就行了”。但实际上，电赛的题目从来不会只考“能不能实现”，它考的是“你能不能在一个受限的环境里，做出一个满足明确指标、可被客观验证的系统”。C题的核心关键词是“模拟”两个字，这决定了整个系统的定位：它不是一个真正的通信收发机，而是一个能够产生特定格式无线信号、并且能模拟不同信道条件的测试装置。

我把这道题的需求逐条拆开，落在技术指标上，大致是这样几个层次：

• 信号产生能力：系统要能产生特定频段、特定调制方式的射频信号，常见的是正弦波、方波、AM、FM、ASK、FSK这几种。载波频率范围、频率稳定度、输出功率范围是硬指标。
• 信道模拟能力：题目里“模拟”的意思是信号在传输过程中要经历衰减、噪声、干扰、多径等效应，系统需要能在一定范围内对这些参数进行可编程控制。
• 可观测性与可配置性：现场评委不会只看你能不能亮灯，他们要看到你的系统能够设置参数、显示状态、切换模式，也就是人机交互部分要做得够完整。
• 系统稳定性和文档完整性：电赛评分包含现场演示和文档两部分，一个功能实现得不错但文档一塌糊涂的队伍，分数一定不会高。

我当时把这些指标列成了一张表，然后逐个确认哪些是必须要完成的，哪些是可以做成加分项的。这个动作很关键，因为比赛时间只有四天三夜，没有明确优先级的话，很容易在边缘功能上浪费大量时间。

1.2 为什么“模拟”比“真实”更难

如果只是做一台真实的发射机，反而简单——选一个集成射频芯片，接上单片机，配置寄存器就能跑。但“模拟系统”需要考虑的是信号在真实传输过程中会经历什么，并且要能够把这些因素量化地“注入”到信号里。这相当于你不仅要会造一个信号源，还要会造一个“信道环境仿真器”。

举个例子，你要模拟一个10dB衰减的传输环境。如果只是把信号功率降低10dB，那太简单了。但真实的无线信道不是这样的，衰减往往伴随着多径效应，同一个符号会通过几条不同的路径到达接收端，产生时延扩展。如果你的系统只能调衰减不能调时延，那么它只能算一个“可编程衰减器”，不能算“信号模拟系统”。

我理解的题目想考察的，是你对无线通信链路有多少整体认识。你是否理解了调制、编码、信道特性之间的关系，是否知道接收端在什么条件下会误码，是否能把抽象的信道模型转化成具体的硬件控制逻辑。这些东西是没法靠堆料解决的，必须吃透原理。

1.3 高分项目的顶层设计思路

我们团队当时定了一个原则：复杂度不追求最高，但每个模块必须做到“可解释、可演示、可量化”。所以整个系统的设计思路是这样的：

• 功能分层：信号产生、信道模拟、功率控制、人机交互分成四个独立模块，每个模块由一个人主要负责，但接口提前定好。
• 参数可调：所有关键参数都通过按键或上位机可调，方便现场演示时快速切换场景。
• 指标可测：每个功能都有对应的测试方法，比如用频谱仪测载波频率和功率，用示波器看波形失真，用接收机测误码率。这样评委问起来，我们不只是说“能跑”，而是能拿数据说话。
• 稳定优先：不追求极限性能，重点保证长时间运行的稳定性。因为现场演示环境不可控，设备一旦在评委面前出bug，前面做再多都是白费。

关于电源设计和时钟架构，我想多说一句。很多队伍在方案设计阶段完全不考虑时钟分配和电源完整性，结果调试时发现信号质量差，却找不到原因。我们用的主控和DDS模块都需要低抖动时钟，因此最后选择了独立的温补晶振作为参考源，而不是直接拿单片机的主时钟分频出来用。电源方面，数字和模拟部分严格分开供电，用低噪声LDO单独给射频前端供电。这些细节在方案阶段想清楚，后面调试会轻松非常多。

2. 系统架构选型——我为什么没有选择最贵的方案

2.1 三种主流架构横向对比

赛题公布之后，我们花了一个晚上做架构选型。市面上的无线信号模拟系统大致有三条技术路线，我把它们列出来对比：

我们最终选择了方案B。原因是时间最紧迫，四天三夜不可能同时搞定FPGA、高速DAC和射频链路。DDS+MCU的方案虽然看起来不算特别“前沿”，但它把信号的产生、调制、衰减每个环节都拆开了，方便调试，也方便评委理解。电赛评委看的是你解决问题的思路和能力，而不是你用了多贵的芯片。

这里有一个很重要的经验：比赛拿高分的关键在于“完整地解决一个问题”，而不是“用到某个高级器件”。很多队伍用了FPGA但只让它跑了个LED灯，这比用单片机但做出了完整系统更拉低印象分。方案B让我们每个人都能讲清楚自己负责的那部分原理，这在答辩环节是巨大的优势。

2.2 最终方案的硬件链路

我们最终的系统硬件链路是这样设计的：

• 主控单元：STM32F407。负责整体控制逻辑、参数设置、显示管理，以及与上位机通信。选F407的原因是其主频168MHz，外设丰富，且我们团队对它的开发环境最熟。
• 信号发生器：AD9854 DDS模块。AD9854是双通道DDS，两个通道可以独立配置频率、相位和幅度，还能做FSK、PSK等调制，这对我们后续实现不同调制方式非常重要。它的频率分辨率可以达到1微赫兹级别，完全满足题目对频率精度的要求。
• 信道模拟：数字电位器+程控衰减器组合。我们用了PE4302和几个数字电位器，通过SPI接口控制分压比和衰减值，实现从0到31.5dB的衰减范围，步进0.5dB。
• 功率放大与输出：为了驱动天线和不同负载，在DDS输出后面加了一级宽带放大器（ERA-3），再经过一个可选的末级功放（如果需要更大功率）。输出端预留了50欧姆标准接口，方便接频谱仪或示波器。
• 人机交互：一块1602LCD + 四颗按键 + 旋转编码器。LCD用来显示当前模式、频率、衰减等状态，按键和编码器用来调整参数。
• 通信接口：串口UART，通过USB转串口接到PC，上位机用Python写了一个简单的控制界面，方便批量设置参数和记录数据。

这个架构看起来很朴素，但每一个模块都有明确的功能边界，出了问题可以快速定位到具体环节。我自己测试的时候深有体会：如果是纯FPGA方案，出了问题你不知道是代码的问题还是时序的问题还是硬件的问题，但DDS+MCU的方案，信号的产生和信号的传播路径是分开的，排查起来非常直接。

2.3 硬件设计里的细节清单

硬件上有个很容易被忽略的坑：DDS的输出是差分电流形式，虽然AD9854内部有电流输出引脚，但如果你直接把它接到负载上，信号幅度可能不够，而且阻抗不匹配会导致反射，让信号波形变差。正确的做法是：DDS输出通过变压器或者宽带运放转成单端信号，然后再进入下一级。我们用的是Mini-Circuits的TC1-1-13M宽带变压器，频率范围覆盖了我们的工作频段。

另一个细节是频率基准。DDS的精度完全取决于参考时钟的质量，如果参考时钟抖动大，输出信号的相位噪声就会很差。我们给AD9854配了一个独立的温补晶振（TCXO，频率20MHz），而不是从STM32的MCO引脚直接引时钟过来。这个选择在后面实测中效果非常明显，频谱仪的相位噪声表现远好于同组的另一支队伍。

最后是电源。射频电路对电源纹波非常敏感，尤其是DDS的模拟供电引脚。我们的做法是：USB或电池输入5V，经过一级高效DC-DC降到5V左右，然后分三路LDO分别给数字、模拟和射频前端供电。三个区域的地在PCB上单点连接，避免数字噪声窜到模拟地。这个细节让我们的信号底噪降低了非常多，直接用频谱仪就能看出来。

3. 核心模块实现——信号生成、调制与信道控制的具体做法

3.1 基带信号发生器：DDS与查表法

信号生成是整个系统的心脏。我们用AD9854的时候，最常用的是它的单音模式（Single Tone），即直接设置频率和幅度，输出一个连续波信号。DDS的原理可以简单理解成一个相位累加器：每个时钟周期，累加器加上一个频率控制字（FTW），用累加器的高位去查正弦表，得到对应的幅度值，经过DAC输出。

AD9854的频率控制字是这样计算的：

FTW = (目标频率 × 2^48) / 参考时钟频率

以48位频率累加器为例，参考时钟20MHz时，若要产生1MHz信号：

FTW = (1e6 × 2^48) / 20e6 = 140737488355328 = 0x800000000000

这个值可以直接写入DDS的频率寄存器。实际使用中无需手工算，直接用厂家给的评估软件或自己写一个小函数转换即可。但理解这个原理很重要，因为当你需要做扫频或者频率跳变时，你是在不断地改变FTW，而不是“重新配置芯片”。

单音模式虽然简单，但它无法产生带“内容”的调制信号。要产生AM或FM信号，DDS有内置的调制功能，比如AD9854支持从引脚输入模拟调制信号，或者通过并行/串行接口直接控制频率和相位字。但如果需要更复杂的基带波形（比如伪随机码序列、OFDM符号），DDS就不够用了。我们在实现数字调制方式时，采用的是“MCU+DAC生成基带波形，再送入射频调制器”的方式，DDS只负责产生载波。

这里我建议参赛队伍把基带信号发生器做成独立的软件模块，用查表法实现波形生成。比如你想产生一个1kHz的正弦调制信号，你可以预先在MCU的Flash里存一个256点的正弦表，然后用定时器中断以固定采样率输出这些点。伪随机序列则可以用线性反馈移位寄存器（LFSR）生成，代码量二十行都不到。把这些要素组合起来，你就能产生任意你想要的基带波形，再通过混频器或者调制器加载到载波上。

3.2 调制模块：AM/FM/ASK/FSK的统一实现

调制是整个系统的核心模块，我把它拆成模拟调制和数字调制两类来处理。

模拟调制方面，AM的实现比较容易理解：载波幅度跟随基带信号变化。具体到电路上，我用了一颗模拟乘法器（AD835）来做幅度调制，把DDS输出的载波和MCU DAC产生的基带信号相乘。调制度由基带信号的幅度与载波幅度的比例决定，计算公式是：

调制度 = V基带峰值 / V载波

如果基带信号峰值是0.5V，载波幅度是1V，那调制度就是50%。我在软件里通过控制DAC输出电压来调整这个比例，实现了从10%到90%连续可调。

FM调制则不需要乘法器，DDS天生就是调频的好手——只要你在DDS的频率控制字输入端叠加一个与基带信号成正比的电压或数字量，输出频率就会跟着变。使用AD9854的数字调制功能时，可以直接通过并行口把基带数据的数值写到频率控制寄存器里，实现数字FM。这个方法的优点是频率切换速度极快（亚微秒级），且频率精度由DDS保证。

数字调制方面，ASK的实现很简单——让载波在“有”和“无”之间切换，对应数字信号1和0。我们用一个模拟开关（如ADG901）串在信号链路里，MCU输出TTL电平控制开关的通断。更精细的ASK需要控制通断的边沿形状来减少带宽，这可以用RC低通滤波或DAC渐变电压来实现，但比赛为了演示效果，通常会直接使用方波包络，非常好理解也好看。

FSK则利用DDS的频率快速切换能力来发送两个不同频率的码元。比如0用1MHz，1用1.2MHz，MCU每输出一个码元，就改变一次DDS的频率控制字。关键是切换时间和码元周期要匹配，否则接收端的解调会出错。

到这一步，调制模块其实就覆盖了大部分赛题要求的波形类型。这里有个经验之谈：不要每一种调制方式都单独搭一套电路，而是尽量复用DDS+乘法器+模拟开关这几个通用模块，通过软件和开关矩阵来切换信号路径。这样做的PCB面积更小，故障率也更低。

3.3 信道参数模拟：衰减、噪声与多径

信号模拟系统的灵魂在于“能模拟各种恶劣条件下信号的样子”。我们实现了三个最基本的信道参数：衰减、噪声、多径。

衰减用程控衰减器实现。我用的PE4302是一个6位数字衰减器，通过6根控制线可以设置0.5dB步进、0到31.5dB的衰减值。把它串在信号通路上，主控用SPI或GPIO直接控制。这个模块的难点在于不同衰减档位下，衰减器的阻抗匹配必须一致，否则会产生反射。PE4302内置了匹配网络，50欧姆阻抗在全部档位都能保持得很好，所以调试时没有遇到太大问题。

噪声模拟是另一个关键点。我们用齐纳二极管的反向击穿噪声经过放大，作为噪声源，再通过一个可变增益放大器（VGA）控制噪声功率，然后与信号通过一个电阻合路器叠加。这样就能实现任意信噪比的模拟。调试时发现，噪声源的一致性比较差，每个二极管的噪声谱密度都不同，而且受温度影响明显。我们最后做了个简化：不用二极管，而是用MCU DAC产生伪随机序列，经过低通滤波后当噪声源。这种方法虽然噪声带宽有限，但在比赛要求的窄带信号场景下完全够用，而且稳定可控，测量结果重复性好。

多径模拟我们做的是最简单的双径模型：主信号路径加一条延迟路径，两条路在输出端合路。延迟路径的实现方式是：把DDS输出的信号一分为二，一路直通，另一路经过一个可以切换延迟时间的模拟延迟线或数字延迟芯片，然后再合路。这里的关键是合路之后的信号会形成频率选择性衰落，在某些频点会有明显的陷波。我们通过调整延迟时间，可以在频谱仪上清晰地看到梳状滤波效应，这个演示效果在比赛中非常加分。

顺带提醒一下，合路器是有插入损耗的，而且两个输入端口之间的隔离度有限。如果你在合路前没有加隔离放大器，两路信号会互相串扰，导致波形畸形。所以我们采用的是“功分器+两路各自放大+无源合路”的结构，保证了两路信号在合路前互相不干扰。

4. 调试是真花时间的环节——信号异常排查全过程记录

4.1 输出信号幅度不稳，其实是电源问题

系统第一次上电，我用频谱仪看输出信号，发现频率是对的，但幅度一直在小幅波动，像是有东西在“呼吸”。我们一开始以为是DDS寄存器配置有问题，反复检查了寄存器值，没有任何改变。

后来我用示波器同时测量了DDS的电源引脚，发现它的电压在跟随输出信号的幅度波动。问题找到了：数字部分和模拟部分虽然分了LDO，但PCB布线时，DDS模拟电源的地线走线和数字地线合并到了一小段上。数字信号切换时产生的地弹噪声直接耦合到了模拟地，导致输出幅度不稳定。

解决方案是割线飞线，把模拟地单独走线回主接地点，同时给DDS的模拟电源引脚加了一个100uF电解电容和0.1uF陶瓷电容的低阻抗去耦组合。这个小改动花了一个多小时，但影响非常大，信号幅度终于稳定了。

这个问题的教训是：电源完整性不是玄学，它是实实在在的模拟电路问题。尤其是在比赛这种赶时间的场景下，我建议你拿到PCB之后，第一件事就是检查电源地线设计，而不是急着烧录代码。

4.2 频谱出现杂散谐波，低通滤波器设计有讲究

系统能正常输出了，但我用频谱仪看1MHz载波的时候，发现除了1MHz主峰，还有2MHz、3MHz的谐波分量，2MHz处的杂散比主信号只低了不到30dB。这种信号直接拿给接收端，接收端可能会被谐波干扰，表现就是不正常的误码。

排查过程是这样的：先怀疑DDS输出的差分信号经过变压器转单端时，变压器频响不够平坦导致谐波放大，但换了不同型号的变压器，问题依旧。又怀疑是输出放大器过载产生非线性失真，把输出功率降低10dB之后，谐波确实下降了一些，但没有完全消失。

最后查到了问题根源：DDS输出端到变压器之间的走线上没有加低通滤波器，而DDS的DAC输出本身带有很多采样时钟相关的谐波分量。我们之前只关注了基带部分的滤波，忽略了射频输出端的重构滤波器。解决方案是在DDS输出和变压器之间加了一个7阶椭圆低通滤波器，截止频率设为2.5MHz（刚好大于最高工作频率，小于第一谐波频率）。加上滤波器之后，2MHz谐波分量下降了40dB以上，整个频谱干净很多。

这里有个通用的设计原则：DDS或者DAC输出的信号，必须在输出端加重构低通滤波器，截止频率取最高输出频率的1.2到1.5倍。滤波器阶数根据你对杂散的抑制要求来定，对于竞赛信号，5到7阶椭圆滤波器通常就够用了。

4.3 接收端误码率居高不下的一组参数排查

我们现场演示时，用FSK模式发送一串伪随机码，然后给了接收端解调。但接收端的误码率始终在5%左右，这在数字通信里是完全不能接受的。我们怀疑是接收端的问题，但换了好几台接收机，误码率大致相当，说明问题出在我们的发射端。

排查过程比较曲折。我先检查了频率控制字的切换时间，因为FSK要求两个载波频率之间的切换必须干净快速。用示波器抓DDS的频率控制引脚波形，发现切换时确实有毛刺，但幅度不大，还不足以导致误码。

接着我用频谱仪看了FSK信号的频谱，发现频谱不对称，两个频率峰的幅度差有3dB左右。原因是在FSK模式下，DDS的频率控制字是线性映射到频率的，但从串行接口写入频率控制字到内部锁存生效存在延迟，而我们对两个码元持续时间的设置并不相等，导致两个频率点的实际暴露时间不同。

换句话说，我们发送的1码元时长和0码元时长不一样，接收端虽然做了曼彻斯特编码前的判断，但因为码元不对称导致采样时刻偏移，最终产生了误码。

解决方案是在软件里对码元时长做校准：用示波器测量每个码元的实际持续时间，然后反向调整定时器初值，直到两个码元时长误差小于0.5%。这个问题解决后，误码率直接降到0.1%以下，非常理想。

这个例子的价值在于：很多信号质量问题，表面看起来是接收不好，但根源往往在发射端的时序细节上。调试时不要只盯着一个方向看，要敢于怀疑自己的代码逻辑，尤其是那些涉及到时间参数的地方。

5. 从代码到高分——文档、演示和答辩的准备经验

5.1 源码结构与注释怎么组织

电赛评分里文档占了相当大的比重，但很多队伍只把文档当成“记录”，忽略了文档也是向评委展示你工程能力的机会。我们的源码结构从一开始就按模块划分，这给写文档省了很大力气。

我建议源码至少分出这几个目录：

• main/：主程序入口、初始化、调度逻辑
• periph/：外设驱动，包括LCD、按键、DDS、SPI、UART等
• protocol/：与上位机的通信协议解析与封装
• signal/：信号生成、调制、信道参数控制相关的核心算法
• app/：应用层逻辑，比如菜单、参数管理、模式切换
• test/：自测函数，包括上电自检、信号检测等

每个核心函数前面，用三行注释写明“功能”、“输入参数含义”、“输出/返回值”。不要写流水账式的注释，而是写“为什么这么做”，比如“这里用查表法而不用实时计算，是为了减少中断内的计算时间”。这样的注释在答辩时可以直接拿出来给评委看，让他们觉得你的代码结构清晰、逻辑成熟。

文档部分，我们用了Markdown写了一份开发记录，每天记录当天的进展、遇到的问题和解决思路。最后整合成正式文档时，只需要把这些日志整理润色即可。文档里一定要包含系统框图、关键原理图、核心时序图、测试数据表，还有你遇到问题并解决的实例。评委非常看重“你踩过坑并能解决问题”的能力，这一点比“你的系统完美无缺”更能说明你的水平。

5.2 现场演示的流程设计

比赛现场的时间很有限，评委不可能看你把所有功能都演示一遍。我们需要提前设计一个3到5分钟的演示脚本，按以下顺序展示：

• 第一步，介绍系统整体框架，用一张框图说清楚信号从哪里来、经过哪些处理、到哪里去。
• 第二步，展示基础波形：用示波器显示1MHz正弦波和AM调制波形，说明频率和调制度的设置过程。
• 第三步，展示数字调制：发送一段FSK信号，并用另一台接收机解调还原出伪随机码，计算误码率。
• 第四步，展示信道模拟能力：先把衰减调到10dB，接收端信号明显变差，再把噪声叠加进去，接收端完全无法解调。这个直观的变化非常震撼，也是评委最感兴趣的部分。
• 第五步，用上位机实时调整参数，展示系统的可配置性，同时把每次调整的幅度、频率数据记录到表格里。

这个流程的核心逻辑是“从基础到进阶，从简单到复杂”，让评委顺着你的思路一步步理解系统。演示过程中千万不要急着跳过基础功能，因为评委可能是做其他方向的，他们需要基础部分来建立对系统的认知。

5.3 评委问答环节的应对思路

评委提问通常集中在几个方向：设计思路、关键技术、异常处理和扩展空间。最常见的问法是“你这里为什么不选XXX方案”“如果要把频率扩展到5.8GHz，你打算怎么做”。

应对的思路是：不要试图回避，也不要强行辩解。正确的方式是承认自己方案的适用边界，然后说明你是在哪些约束条件下做的取舍。比如评委问“为什么不用SDR方案”，你说“SDR灵活性高，但需要FPGA开发，时间成本高，而且我们要在四天内完成全部硬件和软件调试，DDS方案在竞赛场景下更可靠”。这个回答既体现了你对其他方案的了解，也展现了你的工程决策能力。

还有一个高频问题：“你这个系统的时钟精度是多少？如果环境温度变化，会不会漂移？”我们当时准备了温补晶振的频率稳定度数据（±1ppm），以及不同温度下频率误差的实测记录。只要你手上有一组真实数据，回答这类问题就非常从容。

如果被问到一个完全不会的问题，千万不要空泛地说“这个我没考虑过”。可以换个方式回答：“我们目前没有验证这个方向，但我初步的分析是……后续如果要改进，我会首先从……入手。”这种回答方式展示了你的工程分析思维，即使结论不准确，评委也会认可你的思路。

最后想啰嗦一句：电赛的项目，代码和硬件只是表象，真正拉分的是你对系统的理解深度。调试时多问自己“为什么会出现这个现象”，答辩时把这些“为什么”讲清楚，你离高分就不远了。

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