verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit8”---Sequential circuit8

1、题目

2、分析

观察p，发现p部分和a一样，并且当clock为1时，p=a；clock为0时，p保持不变

q只在clock的下降沿发生变化，观察得到，q是p的时钟下降沿采样

3、代码

module top_module ( input clock, input a, output p, output q ); always @(negedge clock) begin q <= p; end assign p = clock ? a :p; endmodule

4、结果