NAND堆叠技术深度解析：从100层到900层，垂直堆叠的工程极限在哪里？

摘要：3D NAND通过将存储单元垂直堆叠突破了平面缩微的物理极限。本文从3D NAND的诞生背景出发，系统拆解Cell结构、关键制造工艺（深孔蚀刻、CVD沉积、晶圆键合）、材料变革（W→Mo）及六大厂商的代际路线图，结合2026年FMS最新发布的332~430+层产品数据，分析堆叠层数逼近物理极限后的工程挑战与突破方向。

📑 目录

• 一、为什么必须从2D走向3D？平面NAND的缩微困局
• 二、3D NAND的Cell结构原理
  • 2.1 Charge Trap vs Floating Gate
  • 2.2 垂直结构的关键组成
• 三、堆叠制造工艺全景拆解
  • 3.1 薄膜沉积：交替堆叠Sacrificial/Active Layer
  • 3.2 深孔蚀刻（Deep Hole Etching）：最关键的瓶颈工序
  • 3.3 Replace Gate工艺：从牺牲层到字线的转换
• 四、堆叠层数演进与各厂商路线图（2026最新）
  • 4.1 六大NAND厂商当前量产代际总览
  • 4.2 三星V10 BV-NAND：400+层Bonding架构
  • 4.3 SK海力士V10：375层+钼材料革命
  • 4.4 Kioxia/Sandisk BiCS10：332层+CBA架构
• 五、晶圆键合（Wafer Bonding）：突破单Wafer层数极限的关键技术
  • 5.1 三种主流键合方案对比
  • 5.2 Samsung Cell Multi-Bonding（CMB）
  • 5.3 Kioxia CBA（CMOS directly Bonded to Array）
• 六、材料变革：为什么从钨换到钼？
• 七、堆叠的物理极限在哪里？
• 八、3D NAND堆叠对SSD产品的实际影响
• 九、当日知识点小结
• 十、思考题

一、为什么必须从2D走向3D？平面NAND的缩微困局

2D平面NAND遵循摩尔定律缩微了20余年，但在20nm节点附近撞上三堵墙：

平面NAND缩微三大瓶颈 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 瓶颈 物理机制 后果 ─────────────────────────────────────────────────────────── ① 浮栅间干扰（Coupling） 浮栅间距缩小 → 电容耦合增强 相邻Cell阈值电压漂移 ② 电子保持力下降 存储节点面积缩小 → 电子数减少 数据保持时间急剧恶化 ③ 刻蚀工艺极限 浮栅宽度逼近光刻分辨率 良率不可控 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

2007年东芝（现Kioxia）提出BiCS（Bit Cost Scalable）架构，核心思路：既然横向缩不动，那就向上堆叠。将Cell从平面排列改为垂直排列，通过增加层数而非缩小单元尺寸来提升容量。

关键公式：单Die容量 = 层数 × 每层单元数 × 每单元比特数

在每层面积不变的情况下，容量 ∝ 层数 × bits/cell，这就是"堆叠即正义"的底层逻辑。

二、3D NAND的Cell结构原理

2.1 Charge Trap vs Floating Gate

3D NAND几乎全部采用**Charge Trap（电荷陷阱型）**结构而非传统的Floating Gate（浮栅型），原因在于3D结构下浮栅型的固有缺陷被放大：

两种Cell结构对比 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 特性 Floating Gate Charge Trap (CTN) ──────────────────────────────────────────────────────────────── 电荷存储介质 导体（多晶硅浮栅） 绝缘体（氮化硅SiN陷阱层） 电荷连续性 每个Cell独立浮栅 CTN层连续贯穿多层Cell Cell尺寸 较大（需要隔离间距） 较小（无横向耦合） 相邻Cell干扰 严重（Capacitive Coupling）轻（绝缘隔离） 3D兼容性 差（浮栅间干涉难控制） 好（天然适配垂直堆叠） 代表厂商 Intel/Micron(早期) Samsung, SK hynix, Kioxia等 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

Charge Trap的核心优势：电子被捕获在SiN薄膜的局域陷阱态中，即使相邻区域有电场变化，被捕获的电子也不会横向移动。这让Cell间距可以大幅缩小，非常适合高密度3D堆叠。

2026年7月SK海力士在IEDM论文中发表的CTI（Charge Trap Isolation）技术进一步将CTN层物理隔离，在176层产品上实现了：

• Cell间干扰降低>30%
• 电荷保持力提升>45%
• Cell面积缩小>10%

2.2 垂直结构的关键组成

一个典型的3D NAND Cell垂直结构从内到外：

3D NAND Vertical Cell Cross-Section（简化示意） ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ ┌─── Blocking Oxide (SiO₂, ~6nm) │ ┌── CTN Layer (SiN, 电荷陷阱层, ~6nm) │ │ ┌── Tunnel Oxide (SiO₂, ~8nm) │ │ │ ─────╋──╋──╋───────── Word Line (W或Mo) │ │ │ │ ← 选择栅极，通过WL电压控制Cell导通 │ ╋──╋──╋───────── │ │ │ │ │ └──┴──┘ │ Channel (多晶硅/单晶硅柱) │ ← 垂直硅柱，电子沿柱体内壁流动 │ └──── Source Line (底部硅衬底) 每个Channel Hole内壁 = 一个存储单元 每层Word Line = 一层Cell

关键点：一个Channel Hole（柱孔）贯穿所有层，内壁在每一层Word Line处形成一个独立的Cell。332层堆叠意味着一个孔里有332个存储单元串联。

三、堆叠制造工艺全景拆解

3.1 薄膜沉积：交替堆叠Sacrificial/Active Layer

3D NAND的制造本质上是做千层蛋糕：

1. 在衬底上交替沉积牺牲层（SiN，后续被替换为Word Line）和绝缘层（SiO₂）
2. 沉积数百层后形成"蛋糕坯"
3. 蚀刻贯穿所有层的Channel Hole
4. 将牺牲层替换为金属字线（Replace Gate工艺）

对于300+层堆叠，这意味着需要沉积超过600层薄膜（每层Cell需1层牺牲层+1层绝缘层），总堆叠高度可达5-7μm。

薄膜沉积关键参数（300+层级别） ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 参数 典型值 挑战 ─────────────────────────────────────────────────────── 单层厚度均匀性 ±2% @300层 顶层vs底层差异累积 总堆叠高度 5~7 μm 深宽比控制 沉积方式 LPCVD / PECVD 台阶覆盖性要求极高 单片产能 60~80片/batch 炉管式，耗时6-12h ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

3.2 深孔蚀刻（Deep Hole Etching）：最关键的瓶颈工序

Channel Hole的蚀刻是3D NAND最核心、最高难度的工艺步骤。

要求：在一个5_{7μm深的深孔中，蚀刻出直径仅50}80nm的垂直圆柱孔，且上下直径偏差必须控制在**<5%**。

深孔蚀刻关键指标 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 指标 200层 300层 400层+ ──────────────────────────────────────────────────────────── 蚀刻深度 ~3.5μm ~5.5μm ~7μm+ 孔径 ~60nm ~55nm ~50nm 深宽比(AR) ~58:1 ~100:1 ~140:1+ 上下孔径偏差 <3% <5% <8%(目标) 蚀刻时间 ~60s ~120s ~180s+ ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

当深宽比（Aspect Ratio, AR）超过100:1后，传统的单步蚀刻已经无法保证孔底部和顶部的一致性。业界采用多重蚀刻+实时终点检测的方式，分段控制蚀刻形貌。

SK海力士V10（375层）据报道就是因为Channel Hole蚀刻的良率挑战，将原定400层调整为375层。

3.3 Replace Gate工艺：从牺牲层到字线的转换

蚀刻完Channel Hole并填充多晶硅后，需要将SiN牺牲层替换为金属字线：

1. 湿法蚀刻去除所有SiN牺牲层，留下中空的间隙
2. 通过CVD沉积金属（传统为钨W，新一代为钼Mo）填充间隙
3. 形成最终的字线结构

这个工艺的关键挑战：数百层薄膜需要同时、均匀地被替换为金属，任何一层的不完整替换都会导致该层Cell失效。

四、堆叠层数演进与各厂商路线图（2026最新）

4.1 六大NAND厂商当前量产代际总览

2026年FMS（Future of Memory and Storage）大会（8月初）上，各大厂商密集披露了下一代产品路线图：

2026年各厂商3D NAND代际对比（截至2026年8月） ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 厂商 当前量产代 层数 下一代 层数 密度(Gb/mm²) 接口速率 架构亮点 ────────────────────────────────────────────────────────────────────────────────────────── Samsung V9 ~286 V10 BV 400+(~430) ~28 5600 MT/s 首次Bonding架构 SK hynix 4D V9 321 V10 375 ~20 TBD 首导入Mo材料 Kioxia/SanDisc BiCS8 218 BiCS10 332 >29(TLC) 4800 MT/s CBA架构+SCA协议 (QLC:>37) Micron G9 276 G10 TBD ~21 3600 MT/s Confined SN技术 YMTC Gen3/Xt3.0 232 Gen4 300+ >20 TBD Xtacking 3.0 ──────────────────────────────────────────────────────────────────────────────────────────

数据来源：各厂商FMS 2026官方新闻稿、TrendForce 2026年8月报告、Tom’s Hardware 2026年7月报道。

4.2 三星V10 BV-NAND：400+层Bonding架构

三星V10是业界首款量产的400+层3D NAND，核心变革：

• Bonding架构：Cell Array和Peripheral Circuit分别在两块Wafer上制造，然后通过Hybrid Copper Bonding（HCB）精确对准键合
• 密度比V9（_{286层）提升**约58%**，达到}28 Gb/mm²
• 接口速率达5600 MT/s（Toggle DDR 5.0+）
• 2026年H2量产

三星的实验更令人瞩目：通过Cell Multi-Bonding（CMB）技术，将两片450层Wafer键合，在实验室中实现了900层的堆叠，朝1000层目标迈进。

4.3 SK海力士V10：375层+钼材料革命

SK海力士V10原计划400层，因Channel Hole蚀刻挑战调整为375层，但引入了一个重大材料变革：

将部分Word Line从钨（W）替换为钼（Mo）

W vs Mo 作为Word Line金属的对比 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 特性 钨(W) 钼(Mo) ────────────────────────────────────────────────────────────── 电阻率(体材料) 5.6 μΩ·cm 5.3 μΩ·cm 纳米线电阻(50nm) 显著增大(表面散射) 增大较缓(更优尺寸缩放) 阻挡层需求 需要Blocking Liner 可直接沉积,无需阻挡层 沉积方式 PVD/CVD CVD(需特殊前驱物加热) 每层厚度贡献 含阻挡层,较厚 无阻挡层,更薄 量产状态 成熟 2026年底导入(SK hynix) ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

Mo的两个核心优势：

1. 更低的有效电阻：在超窄线宽下Mo的电阻缩放特性优于W，信号传输更快
2. 无需阻挡层：W需要额外的Blocking Liner（每层增加~2-3nm），Mo可直接沉积，在375层场景下累计节省数百nm的有效空间

设备方面，SK海力士选择了TEL（东京电子）的炉管式CVD设备，可一次处理~100片Wafer，在成本和产能上优于Lam Research的晶圆级方案。

4.4 Kioxia/Sandisk BiCS10：332层+CBA架构

Kioxia/Sandisk的BiCS10虽然层数"只有"332层，但在面密度上反超所有竞争对手：

• TLC版本面密度>29 Gb/mm²
• QLC版本面密度>37 Gb/mm²（2026年8月FMS披露的第10代QLC技术）
• 接口速率4800 MT/s（Toggle DDR 6.0 + SCA协议），QLC版本业界首次达到该速率
• Read Latency降低 ~10%（通过优化非选择字线电压管理策略）
• Read能耗降低25%（从_{100mJ/GB降至}75mJ/GB）

核心洞察：层数不是唯一指标。Kioxia用332层实现了超过Samsung 400+层的密度，证明了CBA架构+Cell尺寸缩放的路线同样有效。

五、晶圆键合（Wafer Bonding）：突破单Wafer层数极限的关键技术

当堆叠层数超过300层后，单片Wafer的工艺窗口急剧收窄。业界开始引入Wafer Bonding技术来突破极限。

5.1 三种主流键合方案对比

三种Wafer Bonding方案对比 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 方案 Samsung CMB Kioxia CBA SK hynix V10 ────────────────────────────────────────────────────────────────────────────── 全称 Cell Multi-Bonding CMOS directly Bonded Cell-to-Cell to Array Bonding 键合对象 Cell Array ↔ Cell Array Cell Array ↔ Peri. Cell Array ↔ Cell Array 目的 突破单层Wafer堆叠极限 分离Cell与Peripheral 375层量产 量产状态 实验阶段(900层验证) 量产中(BiCS8起) 2026年底量产 代表性 两片450层→900层 一块做Cell,一块做CMOS 两块321层级Wafer 键合 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

5.2 Samsung Cell Multi-Bonding（CMB）

三星的实验性方案：将两片各450层的Cell Array Wafer键合，实现900层总堆叠。这是Cell-to-Cell Bonding，两片Wafer都包含存储单元。

• 实验验证：已展示"正常存储特性"
• 距离量产：仍有较大距离（对准精度、良率、热应力等挑战）
• 战略意义：验证了Wafer Bonding用于突破层数极限的可行性

5.3 Kioxia CBA（CMOS directly Bonded to Array）

Kioxia的方案更加务实：将Cell Array Wafer和CMOS Peripheral Wafer分别制造、分别优化，然后键合。

传统架构 vs CBA架构 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 传统架构（Monolithic） CBA架构 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ ┌─────────────────────┐ ┌───Cell Array Wafer───┐ │ Cell Array │ │ 332层 存储单元阵列 │ │ (332层) │ ├───────────────────────┤ │ │ ──→ │ 键合界面 (Cu-Cu) │ │ Peripheral │ ├───Peri. Wafer────────┤ │ (逻辑电路) │ │ CMOS外围电路(优化节点)│ │ │ └───────────────────────┘ │ 同一块Wafer │ └─────────────────────┘ Cell和Peripheral共享 Cell和Peripheral分别优化 工艺节点,互相制约 各自使用最优工艺节点 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

CBA的优势：

1. Cell Array可以使用高压工艺优化（NAND需要高电压读写）
2. Peripheral可以使用先进逻辑节点优化（更快、更低功耗）
3. 两者不再互相牵制，各自良率独立可控

六、材料变革：为什么从钨换到钼？

这是2026年3D NAND领域最重要的材料工程变革，值得单独展开。

根本原因：随着堆叠层数增加，Word Line的宽度不断缩小（因为总堆叠高度有限，每层分到的厚度越来越小），而钨在纳米尺度下的电阻会急剧增加：

金属纳米线电阻缩放模型 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 线宽(nm) W电阻率(μΩ·cm) Mo电阻率(μΩ·cm) Mo/W比值 ──────────────────────────────────────────────────────── 100 ~6.0 ~5.5 0.92 50 ~9.5 ~6.2 0.65 30 ~15.0 ~7.0 0.47 20 ~25.0+ ~8.5 0.34 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

当线宽缩小到30nm以下时，Mo的有效电阻率仅为W的不到一半。这是因为W的表面散射效应（Surface Scattering）更严重——W的电子平均自由程较短，当线宽接近平均自由程时电阻急剧上升。

此外Mo的无阻挡层沉积在375层场景中意义巨大：

阻挡层节省计算 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 参数 数值 ──────────────────────────────────────── 每层W阻挡层厚度 ~2.5nm 375层总节省 375 × 2.5nm × 2(上下) = 1875nm ≈ 1.9μm 等效额外可用层数(按5nm/层) ~375层 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

注：上述为简化计算，实际工程中Mo替代W并非全部层都替换，且节省的空间用于优化Cell设计而非直接增加层数。

七、堆叠的物理极限在哪里？

3D NAND堆叠极限挑战 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 挑战维度 物理/工程限制 当前状态 ──────────────────────────────────────────────────────────────────────── 深孔蚀刻AR极限 AR>150:1时蚀刻均匀性急剧恶化 332层AR~100:1,可行 400+层AR~140:1,极限区域 薄膜应力累积 600+层薄膜的应力累积导致Wafer翘曲 需要应力工程补偿 Word Line RC延迟 300+层串联的RC延迟限制读取速度 通过Mo材料+分级读取缓解 热管理 高层数导致散热路径变长 SSD控制器需配合热管理 Wafer键合对准 多Wafer键合的套刻精度要求<10nm 三星900层已验证可行性 成本 层数翻倍≈制造成本增加60-80% 需平衡密度vs成本 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━────────────────────────────────────────

业界共识：

• 短期（2026-2028）：400~600层通过单Wafer+材料优化（Mo）+改进蚀刻实现
• 中期（2028-2030）：600~1000层需要Wafer Bonding技术成熟
• 长期（2030+）：1000层以上可能需要全新的Cell架构（如CXL存储、新型存储材料）

八、3D NAND堆叠对SSD产品的实际影响

3D NAND堆叠技术最终会传导到SSD终端产品：

堆叠层数对SSD产品的传导链路 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 堆叠层数 ↑ │ ├→ 单Die容量 ↑（同Die更多层 = 更大容量） │ └→ 单颗SSD容量 ↑（16Die × 2TB/Die = 32TB单盘） │ ├→ 面密度 ↑（同面积更多bit） │ └→ $/GB成本 ↓（同等产能产出更多容量） │ ├→ 接口速率 ↑（新一代配套更快Toggle DDR） │ └→ SSD顺序带宽 ↑（配合NVMe/PCIe5.0） │ └→ 读取延迟优化（新读取方案） └→ 读密集型负载（AI推理/KV Cache）性能 ↑ ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

2026年已上市或即将上市的代表性产品：

九、当日知识点小结

十、思考题

Q1：Kioxia BiCS10只有332层，面密度却超过Samsung V10的400+层。从Cell结构和架构设计角度分析，Kioxia是如何做到"以少胜多"的？提示：关注CBA架构对Cell面积的影响。

Q2：钼（Mo）替代钨（W）作为Word Line金属，除了电阻优势和免阻挡层优势外，你认为可能引入哪些新的工艺风险？提示：Mo前驱物在常温下是固态，需要特殊加热设备。

Q3：Samsung在实验室实现了900层（两片450层Wafer键合），但从实验到量产还有多远？请从对准精度、热应力管理、良率模型三个角度分析工程化挑战。

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