嵌入式开发外设时序解析：从eHRPWM到I2C/UART的实战配置与避坑指南

1. 项目概述：为什么外设时序是嵌入式开发的“生命线”？

在嵌入式系统，尤其是像TMS320C6743这样的高性能数字信号处理器（DSP）开发中，我们常常把精力集中在算法优化、内存管理和中断响应上。然而，有一个基础但至关重要的领域，却容易被经验不足的开发者忽视，那就是外设接口的时序。你可以把它想象成城市交通的信号灯系统：算法是车辆的引擎和导航，决定了能跑多快、走哪条路；而时序就是红绿灯的切换规则和时长，如果信号混乱或时长不对，再好的车也会堵死甚至相撞。我见过不少项目，算法跑分很漂亮，但一接上实际电机或传感器就出现数据错乱、控制失稳，追根溯源，十有八九是时序配置没吃透。

TMS320C6743作为TI经典的浮点DSP，集成了eHRPWM、I2C、UART等丰富的外设。数据手册里那些以纳秒（ns）和微秒（µs）为单位的时序参数表格，并不是枯燥的规格列表，而是硬件与软件对话的“协议字典”。例如，eHRPWM模块中td(TZ-PWM)HZ这个参数，它定义了从故障信号（Trip-Zone）有效到PWM输出变为高阻态的最大延迟时间。在驱动大功率电机时，这个时间直接关系到在过流或过热故障发生时，能否在功率器件损坏前安全关断，是硬件保护电路的“黄金窗口”。同样，I2C通信中tw(SCLH)（SCL高电平脉冲宽度）如果配置不当，在高速模式下可能导致从设备采样失败；UART的波特率误差如果超出tw(URXSB)（接收起始位脉冲宽度）的容限，就会产生帧错误。

因此，深入理解并精确配置这些时序参数，是确保系统从“能跑”到“跑得稳、跑得准”的关键跨越。本文将结合手册中的核心参数，拆解eHRPWM、I2C和UART三大常用外设的时序要点，并分享从寄存器配置到硬件设计层面的实战经验与避坑指南。

2. 核心时序概念解析：从时间参数到系统行为

在深入具体外设前，我们需要建立一套通用的时序分析框架。数据手册中的时序图和数据表，本质上是描述了信号在时间轴上的约束关系。理解这些关系，才能正确配置和验证。

2.1 关键时序参数的定义与影响

所有数字接口的时序都可以归结为几类基本参数，它们共同构成了信号完整性的基石：

1. 建立时间（Setup Time,tsu）与保持时间（Hold Time,th）：这是一对最重要的参数，通常针对数据信号相对于时钟信号而言。

   • 建立时间 (tsu)：在时钟信号的有效边沿（如上升沿）到来之前，数据信号必须保持稳定的最短时间。例如，I2C的tsu(SDA-SCLH)要求SDA数据线在SCL时钟线变高之前，数据必须已经稳定至少250ns（标准模式）。如果数据变化太晚，在时钟采样窗口边缘还在跳变，接收方可能采样到亚稳态或错误值。
   • 保持时间 (th)：在时钟信号的有效边沿到来之后，数据信号必须继续保持稳定的最短时间。例如，I2C的th(SDA-SCLL)。这是为了确保时钟边沿之后，内部锁存电路有足够的时间可靠地捕获数据。保持时间不足，可能导致数据在锁存完成前就发生变化，同样引发错误。

   实操心得：在软件配置（如I2C时钟分频）和硬件设计（如走线长度、负载电容）时，必须同时满足tsu和th。通常，软件配置主要影响时钟周期和占空比，而PCB布局和负载则直接影响信号边沿速度，进而影响建立和保持时间余量。

2. 脉冲宽度（Pulse Width,tw）：指信号保持在有效电平（高或低）的最小持续时间。它决定了信号能被正确识别的最短时间。

   • 例如eHRPWM的tw(PWM)：手册规定最小为20ns。这意味着你无法生成一个高电平或低电平宽度小于20ns的PWM脉冲。如果你的系统时钟分频后，时基计数器的步进时间（Time Step）小于20ns，在生成极窄脉冲时就需要特别注意，硬件可能无法输出你期望的波形。
   • 例如I2C的tw(SCLL)和tw(SCLH)：分别定义了SCL时钟线低电平和高电平的最小宽度。这两个参数直接决定了I2C总线能运行的最高时钟频率。t_{周期} = tw(SCLL) + tw(SCLH)，必须满足标准模式（≤100kHz）或快速模式（≤400kHz）的要求。

3. 传输延迟（Propagation Delay,td或tpd）：指从输入信号变化到引起输出信号响应之间的时间间隔。它反映了信号在芯片内部逻辑路径上的延迟。

   • 例如eHRPWM的td(TZ-PWM)HZ：这个“故障信号有效到PWM高阻”的延迟最大为20ns（无额外可编程延迟时）。这个参数至关重要，因为它定义了从故障发生到功率桥臂被安全关断的最坏情况时间。在设计电机驱动的硬件保护电路时，保险丝或断路器的动作时间必须大于这个延迟，否则在芯片关断前，故障电流可能已经损坏MOSFET。

4. 周期时间（Cycle Time,tc）与频率（f）：周期是重复性信号两个相同相位点之间的时间，f = 1 / tc。这是最基础的参数，如I2C的tc(SCL)定义了时钟周期。

2.2 系统时钟与分频：所有时序的源头

TMS320C6743外设的时序参数，其绝对值（如20ns）或相对值（如2个tc(SCO)周期）都源于一个共同的根：系统时钟。对于eHRPWM，其时间基准是系统时钟经过分频后得到的子时钟。手册中常出现的tc(SCO)就是指eHRPWM时基子时钟的周期。

计算示例：如何将手册参数转化为实际配置？假设系统主频SYSCLKOUT = 100 MHz，我们为eHRPWM配置时基时钟分频器（TBCLK分频），得到时基子时钟频率f_{SCO}= 50 MHz，则周期tc(SCO)= 1 / 50MHz = 20ns。

• 对于同步的Trip-Zone输入脉冲宽度要求tw(TZ)，手册要求最小为2tc(SCO)。那么，我们需要确保输入的故障信号低电平宽度至少为2 * 20ns = 40ns。如果外部故障检测电路产生的脉冲过窄（例如只有30ns），则可能无法被eHRPWM模块可靠识别，导致保护功能失效。
• 对于PWM输出脉冲宽度tw(PWM)，手册给出最小20ns的绝对值。这意味着即使你的时基计数器精度再高（比如对应1ns），物理引脚也无法输出宽度小于20ns的脉冲。这在生成高频率、低占空比的PWM时需要特别注意。

理解这种“相对值（周期数）”和“绝对值（纳秒）”的混合表述，是正确解读时序手册的关键。软件工程师通过配置分频寄存器来改变tc(SCO)，从而影响那些以周期数定义的参数；而硬件工程师则需要确保物理信号满足那些以纳秒为单位的绝对时间要求。

3. eHRPWM模块时序深度剖析与电机控制实战

增强型高分辨率脉宽调制器（eHRPWM）是电机控制、数字电源和照明系统的核心。其时序的精确性直接决定了控制系统的性能和安全。

3.1 关键时序参数详解与硬件设计考量

让我们聚焦手册中的几个核心参数，并解读其背后的硬件意义：

表1：eHRPWM关键时序参数与设计影响

3.2 同步与异步Trip-Zone的配置差异

手册中tw(TZ)参数区分了异步和同步模式，这是一个关键配置点：

• 异步模式：故障输入信号直接进入eHRPWM模块，不经过时基时钟同步。其最小脉冲宽度要求也是2tc(SCO)。异步响应更快，但可能对毛刺更敏感。
• 同步模式：故障输入信号先被时基时钟TBCLK同步，再进入内部逻辑。这增加了确定性，避免了亚稳态，但会引入最多1个时钟周期的延迟。

配置建议：对于需要极快硬件保护的场景（如短路保护），可考虑使用异步模式，但必须确保故障信号本身干净（良好的硬件滤波）。对于一般性保护（如过温），同步模式更稳健。配置位通常在TZSEL（Trip-Zone选择）和TZCTL（Trip-Zone控制）寄存器中。

3.3 实战配置：生成一个带故障保护的PWM信号

假设我们需要配置eHRPWM1模块，生成一个频率为10kHz（周期100µs），占空比30%的PWM，并启用Trip-Zone1（TZ1）引脚作为故障输入，在故障时立即将PWM输出拉至高阻态。

步骤1：计算时基参数

• 系统时钟SYSCLKOUT= 300MHz。
• 目标PWM频率f_{PWM}= 10kHz。
• 选择时基时钟预分频器HSPCLKDIV和CLKDIV，使TBCLK便于计算。假设我们设置TBCLK = SYSCLKOUT / 2 = 150MHz，周期tbclk = 6.67ns。
• 时基周期寄存器TBPRD的值决定PWM频率：TBPRD = (TBCLK / f_{PWM}) - 1 = (150e6 / 10e3) - 1 = 14999。
• 比较寄存器CMPA的值决定占空比：CMPA = TBPRD * 占空比 = 14999 * 0.3 ≈ 4500。

步骤2：配置动作限定器（AQ）和死区（DB）模块

• 根据输出极性需求，配置AQCTLA寄存器。例如，设置“计数值等于CMPA时，PWM输出拉低；计数值等于0时，PWM输出拉高”，即可生成一个向上计数、高电平有效的PWM。
• 若需要死区时间，配置DBCTL和DBRED/DBFED寄存器。例如，需要500ns的死区，则DBRED = DBFED = 500ns / tbclk = 500 / 6.67 ≈ 75（取整）。

步骤3：配置Trip-Zone保护

• 配置TZSEL寄存器，使能TZ1作为故障源（例如，置位TZSEL[CBC1]为1，使能基于TZ1的周期-by-cycle保护）。
• 配置TZCTL寄存器，指定当TZ1事件发生时，PWM输出采取的动作。根据手册，我们需要高阻态，因此设置TZCTL[TZA] = 2b01（强制高阻）。
• 关键检查：计算td(TZ-PWM)HZ的最大值20ns。确保我们的外部故障检测电路（如比较器输出到TZ1引脚的路径延迟）加上这个20ns，仍然小于功率管的安全关断时间（通常可从MOSFET数据手册的td(off)参数查得）。

步骤4：使能高分辨率模式（可选）

• 若需要更高精度的占空比控制，使能高分辨率模式。配置HRCNFG寄存器，并确保TBPHSHR和CMPAHR寄存器被正确使用。注意，MEP步长（200ps典型值）会受工作条件影响。

避坑指南：eHRPWM常见问题

1. 无输出或波形异常：首先检查PSC（电源与睡眠控制器）是否已使能eHRPWM模块的时钟（MDCTL寄存器）。很多新手会忽略这一步，寄存器配置都正确，但模块根本没上电。
2. Trip-Zone保护不生效：确认TZSEL寄存器已正确使能对应的TZ输入。检查TZ引脚的外部电路，确保故障信号是有效的低电平，且脉冲宽度tw(TZ)满足要求（用示波器测量）。有时上拉电阻过大或PCB走线过长，会导致边沿变缓，有效低电平时间不足。
3. 高分辨率模式效果不理想：MEP模块对电源噪声敏感。确保芯片的模拟电源引脚（VDDA）有良好的去耦（建议靠近引脚放置0.1µF和1µF电容）。同时，避免在MEP操作期间频繁切换CPU的大负载。
4. 死区时间不准确：死区模块的时钟源可能与TBCLK不同（由DBCTL[EDGMODE]等位控制）。务必查清当前配置下死区模块的时钟频率，再计算DBRED/FED的值。错误的时钟源会导致实际死区时间与计算值相差数倍。

4. I2C总线时序配置与通信可靠性保障

I2C因其简单的两线制（SDA, SCL）在连接低速外设时广泛应用，但其时序要求却一点也不简单。配置不当极易导致通信失败，且调试困难。

4.1 标准模式 vs. 快速模式：参数对比与选择

TMS320C6743的I2C模块支持标准模式（最高100kHz）和快速模式（最高400kHz）。手册中的时序参数表（Table 6-72, 6-73）分别给出了两种模式下的要求。理解这些差异是正确配置的前提。

表2：I2C关键时序参数对比（以主机发送为例）

模式选择建议：除非总线上有仅支持标准模式的老器件，否则通常选择快速模式以获得更高吞吐量。但需注意，快速模式对总线电容（Cb ≤ 400pF）和信号边沿速度（tr/tf更短）要求更严苛。

4.2 时钟寄存器（ICCLK & ICCLH）计算实战

这是I2C配置的核心。模块输入时钟I2C_CLK通常来源于系统时钟分频。假设I2C_CLK = 24 MHz，我们需要配置快速模式（400kHz）的时钟。

公式：I2C_CLK分频后产生SCL时钟。SCL周期t_{SCL} = (ICCLK + ICCLH + 7) / I2C_CLK。 其中，ICCLK寄存器值决定SCL低电平时间，ICCLH决定高电平时间。手册要求tw(SCLL) ≥ 1.3µs，tw(SCLH) ≥ 0.6µs。

计算过程：

1. 计算一个SCL周期所需的I2C_CLK周期数：N = I2C_CLK / f_{SCL} = 24e6 / 400e3 = 60个周期。
2. 分配高低电平时间。为了留有余量，我们设置tw(SCLL) = 1.5µs，tw(SCLH) = 1.0µs。
3. 计算寄存器值：
   • ICCLK = tw(SCLL) * I2C_CLK - 7 = 1.5e-6 * 24e6 - 7 = 36 - 7 = 29
   • ICCLH = tw(SCLH) * I2C_CLK - 7 = 1.0e-6 * 24e6 - 7 = 24 - 7 = 17
4. 验证：总周期数N_total = ICCLK + ICCLH + 14 = 29 + 17 + 14 = 60， 与实际SCL周期1/(1.5+1.0)e-6 = 400kHz相符。且tw(SCLL)= (29+7)/24e6=1.5µs，tw(SCLH)= (17+7)/24e6=1.0µs，均满足快速模式最小值要求。

注意：公式中的“+7”是模块内部的固定延迟修正因子，具体值需参考器件TRM（技术参考手册），不同系列DSP可能不同。此处以常见值举例。

4.3 硬件设计要点：上拉电阻与总线电容的权衡

时序参数tr和tf直接受上拉电阻R_p和总线电容C_b影响：tr ≈ 0.8473 * R_p * C_b（对于从低到高的RC充电过程）。手册要求快速模式下tr/tf ≤ 300ns。

设计步骤：

1. 估算总线电容C_b：包括所有器件引脚的输入电容（通常3-10pF）、PCB走线电容（约1pF/cm）和连接器电容。假设总线上有5个器件，总C_b ≈ 50pF。
2. 计算最大允许上拉电阻：R_p_max = tr_max / (0.8473 * C_b) = 300e-9 / (0.8473 * 50e-12) ≈ 7.1kΩ。
3. 考虑逻辑低电平电压：上拉电阻还需足够小，以确保在多个主机同时驱动低电平时，能产生低于V_{IL}（输入低电平阈值）的电压。这需要根据I_{OL}（输出低电平电流）计算：R_p_min = (V_{DD} - V_{OL}) / I_{OL}。假设V_{DD}=3.3V，V_{OL}=0.4V，I_{OL}=3mA，则R_p_min ≈ (3.3-0.4)/0.003 ≈ 967Ω。
4. 选择电阻值：在R_p_min和R_p_max之间选取一个标准值，并考虑功耗。R_p越小，边沿越快，功耗越大。通常快速模式在2kΩ到3.3kΩ之间是一个较好的折中。对于标准模式，由于tr要求宽松（1000ns），可以使用更大的电阻（如4.7kΩ或10kΩ）以降低功耗。

避坑指南：I2C通信故障排查

1. 通信无应答（NACK）：首先用示波器或逻辑分析仪抓取SDA和SCL波形。检查SCL频率是否在从设备支持的范围内。检查tsu(SDA-SCLH)和th(SCLL-SDAV)是否满足从设备要求（有时主设备满足，但从设备要求更严）。常见原因：上拉电阻过大导致上升沿太缓，在高速下建立时间不足。
2. 数据错位或重复：检查总线是否有竞争，或从设备是否在时钟线为低时意外拉低了数据线（这通常是从设备故障）。检查电源电压是否稳定，噪声是否过大。
3. 只能低速工作：尝试降低ICCLK/ICCLH值，提高SCL频率。如果高速失败而低速成功，几乎可以肯定是总线负载电容过大或上拉电阻过大，导致边沿速度跟不上。减小R_p或优化布局减少C_b。
4. 软件配置正确但无时钟输出：检查I2C模块的PSC时钟是否使能。检查引脚复用配置（PINMUX寄存器），确保SDA和SCL引脚已正确配置为I2C功能，而非GPIO。

5. UART异步通信时序与波特率精度控制

UART是“古老”但极其可靠的异步串行接口。其时序核心在于波特率（Baud Rate）的精确匹配和帧结构的正确识别。

5.1 波特率生成原理与误差分析

UART的波特率由输入时钟UART_CLK和两个分频寄存器DLL（除数锁存器低字节）和DLH（高字节）共同决定。公式为：波特率 = UART_CLK / (16 * 除数)或波特率 = UART_CLK / (13 * 除数)，取决于过采样模式（OSM_SEL位，通常为16倍过采样）。

手册参数解读：

• f(baud)：最大可编程波特率。它受限于UART_CLK和最小分频系数。例如，若UART_CLK = 48MHz，采用16倍过采样，则理论最高波特率 =48e6 / (16 * 1) = 3 Mbps，与手册描述相符。
• tw(URXSB)和tw(URXDB)：接收起始位和数据位的脉冲宽度容限，要求在0.96U到1.05U之间（U=1/波特率）。这给出了波特率误差的允许范围。由于收发双方使用独立的时钟源，必然存在误差。这个容限决定了双方时钟可以有多大的偏差仍能正确通信。

误差计算：假设通信双方都满足这个容限，则最坏情况下，一方的位宽为0.96U，另一方为1.05U。在10位帧（1起始+8数据+1停止）的传输中，累积误差不能超过半个位时间，否则会在第10位采样时错位。因此，最大允许的波特率相对误差约为± (0.5 / 10) * 100% = ±5%。但手册的0.96U~1.05U（即-4% ~ +5%）是单端要求，更保守的设计应保证双方误差之和在±5%以内，即每方的误差最好控制在±2.5%以内。

5.2 分频器（DLL/DLH）配置与实战计算

配置UART波特率的关键是计算正确的除数（Divisor）并写入DLL和DLH。

实战配置：目标波特率Baud = 115200，UART_CLK = 24 MHz， 过采样模式为16倍。

1. 计算理论除数：Divisor = UART_CLK / (16 * Baud) = 24e6 / (16 * 115200) ≈ 13.0208
2. 取整与误差分析：除数必须为整数，因此取Divisor = 13。
   • 实际波特率 =24e6 / (16 * 13) ≈ 115384.6
   • 波特率误差 =(115384.6 - 115200) / 115200 * 100% ≈ 0.16%
   • 此误差远小于±2.5%，通信完全可靠。
3. 寄存器写入：将13写入除数寄存器。DLH为高8位，DLL为低8位。由于13小于256，所以DLH = 0，DLL = 13。
4. 访问顺序：为了写入DLL/DLH，需要先设置LCR[7]（除数锁存访问位DLAB）为1，然后分别写入DLL和DLH，最后将DLAB清零以访问其他寄存器。

高波特率下的注意事项：当目标波特率很高时（如3Mbps），计算出的除数可能很小（例如为1）。此时，任何微小的时钟抖动都会导致较大的相对误差。务必确保UART_CLK来源（通常是PLL输出）稳定、低抖动。对于长距离或噪声环境的高波特率通信，建议使用较低的波特率以提高抗噪性。

5.3 帧结构配置与超时管理

UART的时序不仅关乎波特率，还体现在帧的每个位上。通过LCR（线路控制寄存器）配置：

• 数据位：5-8位。通常为8位。
• 停止位：1, 1.5, 2位。通常为1位。使用1.5或2位可以给接收方更多的时间处理，尤其在波特率误差稍大时能提高可靠性。
• 奇偶校验位：可选。奇偶校验能检测单比特错误，是提高数据可靠性的简单手段。

超时与中断管理：UART带有FIFO（16字节）。需要合理设置FIFO触发等级（通过FCR寄存器）和超时值。例如，设置接收FIFO触发等级为8字节，并启用接收超时中断。这样，当FIFO中数据达到8字节，或最后一条数据到达后超过4个字符时间（可编程）仍未满8字节，都会产生中断，及时通知CPU读取数据，避免FIFO溢出。

避坑指南：UART通信问题排查

1. 只能收到乱码或部分数据：首要怀疑波特率不匹配。用示波器测量一个字节的波形，计算实际位宽，反推实际波特率，与配置值对比。检查UART_CLK源时钟频率是否正确。检查DLL/DLH计算和写入顺序。
2. 通信偶尔丢帧或出错：检查硬件流控（RTS/CTS）是否必要且已正确配置。检查PCB走线，UART线路是否远离噪声源（如电源、电机驱动线）。在工业环境中，考虑使用RS-485差分传输代替单端UART。
3. 发送正常，但接收不到任何数据：检查RX和TX线是否接反。用示波器看RX引脚是否有数据波形。检查UART模块的接收使能位（通常默认是使能的）和中断/FIFO配置。确认没有其他外设复用了该RX引脚。
4. 高波特率下不稳定：降低波特率测试。检查UART_CLK的时钟质量（抖动）。确保电源去耦良好。如果使用DMA传输，检查DMA通道优先级和带宽是否充足，避免因DMA响应延迟导致FIFO溢出。

6. 系统级集成与调试：PSC管理与多外设协同

在复杂的嵌入式系统中，TMS320C6743的多个外设可能同时工作。此时，系统级的电源、时钟管理和协同工作就显得尤为重要。

6.1 电源与睡眠控制器（PSC）的使能序列

任何外设在配置寄存器前，必须确保其所在的电源域和模块时钟已被PSC使能。这是很多驱动初始化失败的根本原因。

以启用eHRPWM0模块为例，其位于PSC1的LPSC17：

1. 检查电源域状态：读取PDSTAT1寄存器，确认eHRPWM0所在的PD0（AlwaysON）域状态为ON（PD0永远是ON）。
2. 检查模块状态：读取MDSTAT17寄存器，其MODSTATE字段可能为SwRstDisable（默认状态），表示模块处于软件复位禁用状态。
3. 发起状态转换：
   • 向MDCTL17寄存器的NEXT字段写入0x3（对应Enable状态）。
   • 向PTCMD寄存器对应位写入1，发起全局域转换命令。
   • 轮询PTSTAT寄存器，直到对应位变为0，表示转换完成。
   • 再次读取MDSTAT17，确认MODSTATE已变为Enable。
4. 之后才能进行eHRPWM模块本身的寄存器（如TBCTL,CMPA等）配置。

重要提示：状态转换（尤其是从SwRstDisable到Enable）需要一定时钟周期，软件必须等待PTSTAT确认完成，不能立即访问外设寄存器，否则可能导致访问错误或配置不生效。

6.2 多外设协同的时序冲突与资源仲裁

当eHRPWM、I2C、UART同时活跃时，需注意：

• 中断冲突：所有外设可能共享有限的DSP内核中断线。需要在中断服务程序（ISR）中快速准确地读取IRQ状态寄存器来区分中断源，并高效处理。
• 总线带宽：外设通过片上互连（如SCR）访问内存或彼此通信。高带宽的eHRPWM波形更新（通过DMA）可能与I2C的数据传输竞争总线。合理设置DMA通道优先级和利用EDMA的传输控制器（TC）进行并行调度。
• 时钟域交叉：eHRPWM的时基时钟、I2C的功能时钟、UART的输入时钟可能来自不同的PLL分频。确保这些时钟频率是所需值的整数倍，避免产生小数分频带来的抖动。在需要严格时间同步的应用中（如同时控制多个电机），让所有相关外设使用同源时钟可以简化同步设计。

6.3 基于示波器与逻辑分析仪的时序验证方法

理论计算和软件配置后，硬件验证不可或缺。

1. eHRPWM验证：

   • 基础波形：测量PWM输出频率、占空比、死区时间是否与配置相符。重点检查极窄或极宽脉冲处的波形是否干净。
   • Trip-Zone响应：使用函数发生器或另一个GPIO模拟故障信号，注入到TZ引脚。用双通道示波器同时捕获TZ信号和对应的PWM输出。测量从TZ下降沿到PWM变为高阻态的实际延迟td(TZ-PWM)HZ，验证其是否小于手册最大值（20ns），并留有足够系统余量。
   • 高分辨率模式：通过微调CMPAHR寄存器，观察PWM边沿的细微移动。可能需要高带宽示波器（>1GHz）才能清晰分辨皮秒级的边沿变化。

2. I2C验证：

   • 连接逻辑分析仪：这是最有效的方式。解码SDA和SCL信号，直接查看地址、数据、ACK/NACK。检查SCL频率、高低电平宽度、建立保持时间是否满足手册要求。
   • 测量边沿：使用示波器的上升时间/下降时间测量功能，检查tr和tf是否满足快速模式要求（≤300ns）。观察总线空闲时SDA和SCL是否为稳定的高电平（由上拉电阻确保）。

3. UART验证：

   • 波特率测量：示波器捕获一个字节（如0x55，二进制01010101）的波形。测量任意一个位（如起始位后的第一个低电平）的宽度T_{bit}，计算实际波特率Baud_actual = 1 / T_{bit}。与配置值对比。
   • 帧结构检查：验证数据位、停止位数量是否正确。检查在无数据传输时，TX线是否保持高电平（标记状态）。

调试心态：当时序出现问题时，首先回到数据手册的时序图和数据表。用测量工具获取实际波形参数，与手册要求逐项对比。往往是一个被忽略的参数（如保持时间、上升时间）导致了连锁故障。嵌入式开发中，对时序的敬畏和细致验证，是项目成功的坚实保障。