TMS320C5504 DSP硬件设计：时钟、复位、EMIF与I2S引脚配置避坑指南

1. 项目概述与核心价值

在嵌入式硬件开发，尤其是基于德州仪器（TI）TMS320C55x系列DSP的设计中，引脚配置是决定项目成败的第一步，也是最容易“踩坑”的地方。很多工程师拿到芯片数据手册，面对动辄上百页的引脚描述，常常感到无从下手，要么是照着参考设计“依葫芦画瓢”，知其然不知其所以然；要么是忽略了手册里那些看似不起眼的“Note”，导致板子回来要么不启动，要么功耗异常，要么通信不稳定。今天，我就以一颗在便携式音频、语音处理和工业控制领域应用广泛的经典芯片——TMS320C5504为例，结合我这些年画板、调试的实际经验，把时钟、复位、EMIF和I2S这几个最核心、也最容易出问题的引脚功能掰开揉碎了讲清楚。

这篇文章的价值，不仅仅是翻译数据手册。我会带你穿透表格和缩写，理解每个关键引脚背后的设计意图、电气特性和配置逻辑。比如，为什么CLKOUT引脚在悬空时会偷偷耗电？EMIF地址线连接到8位和16位存储器时，为什么映射关系完全不同？I2S引脚和GPIO、MMC复用，到底该怎么配置才不会“打架”？这些都是在实际项目中用真金白银和调试时间换来的经验。无论你是正在评估C5504是否适合你的新项目，还是已经画好了原理图想复查一遍，亦或是正在调试一块“诡异”的板卡，相信这篇近万字的深度解析都能给你带来实实在在的帮助。我们不止讲“是什么”，更重点讲“为什么”和“怎么办”，让你真正掌握这颗DSP的硬件设计精髓。

2. 时钟系统引脚：从晶振到系统时钟的精密控制

时钟是数字系统的心脏，对于C5504这样的高性能DSP更是如此。它的时钟系统设计灵活且精密，但也因此带来了配置上的复杂性。理解其引脚功能是设计稳定时钟电路的基础。

2.1 核心时钟输入与选择（CLKIN, CLK_SEL, RTC_XI/XO）

C5504提供了两种主时钟源路径，由CLK_SEL(C7)引脚这个“总开关”决定。这是一个硬件配置引脚，必须在系统上电前就确定其电平并保持稳定，运行时不可动态切换。

路径一：外部有源时钟输入。当CLK_SEL置为高电平时，系统选择CLKIN(A8)引脚作为主时钟源。此时，你需要外接一个稳定的有源晶振或时钟发生器。这里有一个至关重要的细节：芯片内部的Bootloader（启动加载程序）会检测CLKIN的频率，并仅支持11.2896 MHz、12 MHz或12.288 MHz这三种频率。Bootloader会基于此频率来初始化SPI（500 kHz）和I2C（400 kHz）的通信时钟。如果你的应用时钟不是这三个频率，必须在Bootloader运行后，通过软件重新配置PLL来切换到目标频率。例如，你最终需要120 MHz的系统时钟，可以先用一个12 MHz的有源晶振接到CLKIN，让芯片正常启动，然后在用户程序中配置PLL倍频到120 MHz。

路径二：内部32kHz振荡器。当CLK_SEL置为低电平时，芯片启用内部的32.768 kHz低功耗振荡器。此时，CLKIN引脚必须接地（VSS），切勿悬空。这个内部振荡器主要用于驱动**实时时钟（RTC）**模块，并为系统时钟发生器（PLL）提供参考时钟。对于需要极低功耗待机（RTC唤醒）的应用，这是必选方案。

与RTC直接相关的是RTC_XI(B9)和RTC_XO(A9)引脚。它们用于连接一个外部的32.768 kHz晶体，以提供更精确的RTC时钟源。如果你不需要高精度的RTC，可以禁用这个外部晶体振荡器。禁用方法不是让引脚悬空，而是需要将RTC_XI连接到CVDDRTC电源，RTC_XO接地或悬空。同时，必须确保CVDDRTC域由外部电源供电，因为片内LDO无法为其供电。如果RTC振荡器被禁用，那么RTC相关的寄存器（I/O地址 1900h – 197Fh）将无法访问。

实操心得：时钟源选择策略对于大多数需要较高主频和稳定性的应用，我推荐使用**外部有源晶振+CLK_SEL=1**的方案。有源晶振通常比无源晶体+内部振荡器的方案启动更快、更稳定，受PCB布局和负载电容的影响更小。如果你对成本极其敏感且系统时钟要求不高，可以考虑使用内部32kHz振荡器倍频，但务必仔细计算PLL的抖动和稳定性是否满足要求。对于电池供电的便携设备，则需要仔细权衡：在活跃模式使用外部有源时钟保证性能，在休眠模式切换到内部32kHz时钟+RTC以维持计时和低功耗唤醒。

2.2 时钟输出与PLL电源（CLKOUT, VDDA_PLL, VSSA_PLL）

CLKOUT(A7)引脚是一个非常有用的调试引脚。它就像一个“探针”，可以输出系统内部的各种时钟信号，例如CPU时钟、外设时钟等，具体输出什么由CLKOUT控制源寄存器（CCSSR）中的SRC位决定。在调试阶段，你可以通过测量此引脚波形来验证PLL是否锁定、时钟频率是否正确。

然而，这个引脚有个“坑”：当它被禁用（通过设置ST3_55寄存器的CLKOFF位）或处于高阻态（Hi-Z）时，如果外部没有上拉或下拉电阻，可能会产生静态漏电流。数据手册明确提示了这一点。因此，我的习惯是：在最终产品中，如果不需要CLKOUT功能，我会在软件初始化时尽早将其禁用（Bootloader完成后就设置CLKOFF=1），并在PCB上为该引脚添加一个10kΩ到100kΩ的电阻连接到地或电源，彻底杜绝漏电可能。

PLL作为频率合成的核心，其电源引脚VDDA_PLL(C10)和VSSA_PLL(D9)需要特别关照。它们是模拟电源和地，必须与数字电源进行良好的隔离，通常需要采用磁珠或0Ω电阻隔离，并配合紧邻引脚放置的10uF和0.1uF电容进行去耦。另一个关键点是电压值：当PLL输出频率（PLLOUT）≤120 MHz时，VDDA_PLL可以由内部的模拟LDO输出（ANA_LDOO）供电；当PLLOUT > 120 MHz时，VDDA_PLL必须由外部1.4V电源单独供电。在设计之初就要根据你的系统时钟目标频率来决定此引脚的供电方案。

2.3 时钟配置的软件流程与寄存器操作

理解了硬件连接，我们来看软件上如何配置。时钟系统的配置主要涉及两个部分：PLL控制器和时钟模式寄存器。上电复位后，芯片会进入一种默认的旁路（Bypass）模式，即输入时钟（CLKIN或内部32kHz）直接分频后作为系统时钟，性能很低。我们需要通过软件将其配置到高性能模式。

一个典型的配置流程如下：

1. 检查并等待PLL锁定状态：向PLL状态寄存器（PLLSTAT）写入特定值，查询LOCK位，确保PLL稳定。
2. 配置PLL倍频参数：设置PLL控制寄存器（PLLCTL）中的PLLM（倍频乘数）、PLLDIV（分频器）等位域。计算目标频率的公式通常为：SYSCLK = (CLKIN * (PLLM + 1)) / (PLLDIV + 1)。务必参考数据手册的有效范围。
3. 切换时钟源：将PLLCTL中的PLLENABLE位置1，使能PLL输出。
4. 等待锁定：再次查询PLLSTAT的LOCK位，确认PLL在新的频率下重新锁定。
5. 切换系统时钟源：将时钟模式寄存器（CLKMD）中的源选择位设置为PLL输出，完成从低速旁路模式到高速PLL模式的切换。

避坑指南：PLL配置时序最大的坑在于配置时序。绝对不能在PLL未锁定的情况下切换系统时钟源，否则会导致DSP跑飞或死机。标准的做法是采用“握手-等待”机制：先配置PLL参数，然后等待足够的锁定时间（数据手册会给出最小时间，通常需要软件延时数十微秒），确认LOCK标志置起后，再进行最终的时钟源切换。有些工程师喜欢在配置后直接加一个固定的for循环延时，这虽然简单，但在极端温度或电压下可能不可靠。最稳健的方式还是轮询状态寄存器。

3. 复位、中断与JTAG引脚：系统控制与调试的生命线

这部分引脚掌管着系统的启动、响应外部事件以及最重要的调试功能，任何设计失误都可能导致板子变成“砖头”。

3.1 复位电路设计（RESET, XF）

RESET(D6)引脚是全局复位输入，低电平有效。当它被拉低时，DSP会立即终止当前执行，并将程序计数器指向复位向量地址FFFF00h，该地址存放着跳转到片内ROM Bootloader的指令。这意味着，一个可靠的复位电路是系统能够启动的前提。

设计要点：

1. 复位脉冲宽度：必须满足数据手册要求的最小低电平时间（通常为数个时钟周期）。使用专用的复位芯片（如TI的TPS382x系列）是最佳选择，它能提供稳定且宽度足够的复位信号，并具备手动复位、看门狗等功能。
2. 内部上拉：RESET引脚内部有可编程上拉电阻（IPU）。在复位信号被断言（拉低）期间，这个上拉会被强制开启。这意味着你的外部复位电路需要有能力将这条线可靠地拉低，以克服内部上拉。通常，一个开漏或开集电极输出的复位芯片配合一个适当阻值（如4.7kΩ）的下拉电阻，可以构成一个可靠的电路。
3. 复位期间引脚状态：在复位期间，很多I/O引脚会进入高阻态或默认状态。需要特别关注那些连接了外部设备（如存储器、FPGA）的引脚，确保复位时的状态不会导致总线冲突或意外写入。XF引脚在复位期间的行为就需要根据具体应用来检查。

XF(M8)引脚是一个通用的、可由软件快速控制（通过BSET XF和BCLR XF指令）的输出引脚。它常用来在多处理器系统中作为握手信号，或者驱动一个LED指示系统状态。和CLKOUT类似，当它被配置为高阻态时（例如在进行边界扫描测试时），如果外部没有终接，也可能产生漏电。在普通应用中，它通常被驱动为固定电平，所以这个问题不常见，但了解这一点有助于排查一些诡异的功耗问题。

3.2 外部中断与唤醒（INT0/1, WAKEUP）

C5504提供了两个可屏蔽的外部中断输入引脚INT0(C6)和INT1(E7)。它们可以通过对应的中断屏蔽寄存器（IMR）和标志寄存器（IFR）进行灵活管理。这两个引脚内部也有可编程上拉电阻，默认可能是使能的。如果你的外部中断源是推挽输出，这个内部上拉影响不大；但如果中断源是开漏输出或者按钮，你就需要根据实际情况，通过PDINHIBR2寄存器来决定是启用内部上拉，还是使用更精确的外部电阻。

WAKEUP(E8)引脚专为低功耗设计。当CPU执行IDLE指令进入休眠状态后，可以通过RTC闹钟或外部事件触发WAKEUP引脚，将CPU唤醒。这个引脚比较灵活，复位后默认为输入，但也可以配置为开漏输出，用于在RTC闹钟发生时去唤醒其他外部芯片。设计时需要注意其电平电压域为DVDDRTC。

3.3 JTAG调试接口的可靠连接（TMS, TCK, TDI, TDO, TRST, EMU0/1）

JTAG是开发和调试的命脉，连接不可靠会导致仿真器无法识别芯片，调试无从谈起。数据手册对JTAG信号线的布局有明确指导，核心思想是保证信号完整性。

关键设计规则：

1. 信号缓冲：如果仿真器接头距离DSP芯片超过6英寸（约15厘米），TMS、TDI、TCK这三个输入信号必须加缓冲器。同时，需要在缓冲器的DSP侧，为这些信号添加4.7kΩ或更大阻值的上拉电阻到DVDDIO。这是因为当仿真器未连接时，缓冲器的输出可能是高阻态，上拉电阻确保了DSP侧输入引脚处于确定的逻辑高电平，防止其浮空产生漏电流或误触发。
2. TDO的处理：TDO是输出信号，同样在长走线时需要缓冲。特别要注意的是，TDO在非扫描状态下为高阻态，因此必须为其添加一个外部上拉电阻（如4.7kΩ），这是很多设计容易遗漏的地方，遗漏会导致信号不稳定。
3. TRST是关键：TRST是JTAG逻辑的复位信号，低电平有效。芯片正常工作必须要求TRST在某个时刻被拉低然后再拉高。如果此引脚一直悬空或为高，JTAG逻辑可能无法正确初始化。数据手册强烈建议，除了内部下拉电阻（IPD）外，额外添加一个外部下拉电阻（如10kΩ），尤其是在连接到较长的仿真器线缆时，这可以增强抗干扰能力，确保上电后TRST能被可靠地拉低。
4. EMU0和EMU1：这两个是仿真器信号，需要外部上拉到DVDDIO（建议4.7kΩ），以提供小于10μs的上升时间。EMU0还有一个特殊功能：在TRST从低到高的跳变沿，其电平状态被锁存，用于决定JTAG端口连接到边界扫描链还是DSP仿真核。通常我们将其上拉，使其在TRST释放时被锁存为高，从而连接到DSP仿真核进行代码调试。

调试血泪史：JTAG连接失败排查我曾遇到一块板子，仿真器死活连不上。排查了电源、复位、时钟都正常。最后用示波器抓TRST引脚，发现其上电后有一个缓慢上升的波形，并非干净的从低到高。原因是仅依靠了内部下拉，而板子上的一个邻近的高速信号通过寄生电容耦合了过来。在TRST引脚增加一个强有力的外部下拉电阻（如1kΩ）后，问题立刻解决。这个教训让我牢记：对于关键的控制信号，不要吝啬一个电阻，内部上下拉电阻的驱动能力通常很弱，抗干扰能力差，外部电阻才是可靠性的保证。

4. 外部存储器接口（EMIF）引脚详解与连接实战

EMIF是C5504与外部存储世界沟通的桥梁，支持异步存储器（NOR Flash, SRAM, NAND Flash）和同步DRAM（SDRAM/mSDRAM）。其引脚数量多，功能复杂，是硬件设计中的重点和难点。

4.1 异步存储器接口连接详解

异步接口是我们最常用来连接Flash和SRAM的。其核心信号线包括地址线（EM_A[20:0]）、数据线（EM_D[15:0]）、片选（EM_CS[5:2]）、读写控制（EM_WE,EM_OE,EM_R/W）以及字节使能（EM_DQM[1:0]）。

第一个关键点：地址线映射。这是最容易出错的地方。C5504的EMIF数据总线是16位宽的，但为了兼容8位和16位宽度的存储器，地址线的连接方式有所不同：

• 连接8位宽存储器时：你需要将EM_A[20:0]连接到存储器的地址引脚A[22:2]，而将EM_BA[1:0]连接到存储器的地址引脚A[1:0]。这是因为8位设备每次访问只传输1个字节，而DSP是16位访问，一次要传2个字节。EM_BA[1:0]在这里起到了“字节选择”的作用，告诉存储器是访问高字节还是低字节。
• 连接16位宽存储器时：事情就简单了。将EM_A[20:0]连接到存储器的地址引脚A[21:1]，将EM_BA[1]连接到存储器的A[0]。EM_BA[0]此时不用连接（或连接到存储器的最高位地址，如A23，具体看存储器手册）。因为16位设备一次就能传输DSP所需的16位数据，地址对齐关系是线性的。

第二个关键点：高地址引脚的复用。EM_A[20:16]这5个引脚是与GPIO复用的。默认情况下，它们可能不是EMIF功能。你必须通过配置EMIF Bank选择寄存器（EBSR）中对应的A20_MODE到A16_MODE位，将它们切换到EMIF地址线功能。这是一个软件配置步骤，但必须在硬件设计时就规划好。如果你在原理图上把它们当作地址线连到了存储器，但软件里没有配置，那么这些引脚可能处于GPIO输入状态，导致地址输出错误。

第三个关键点：NAND Flash的特殊信号。当接口连接NAND Flash时，EM_A[12]和EM_A[11]被赋予了第二功能，分别作为命令锁存使能（CLE）和地址锁存使能（ALE）。这需要在配置EMIF的NAND控制寄存器时进行相应设置，硬件上直接连接即可。

第四个关键点：等待输入（EM_WAITx）。这些引脚用于连接存储器的“就绪/忙”信号，实现硬件等待状态插入。对于速度较慢的存储器（如某些NOR Flash），这是必须的。这些是输入引脚，当未被驱动时（例如，连接的存储器没有等待信号），必须通过外部上拉或下拉电阻将其固定在一个确定电平（通常上拉到高电平，表示“就绪”），否则输入缓冲器会因浮空而产生漏电流。

4.2 SDRAM/mSDRAM接口连接

SDRAM接口需要额外的控制信号，如EM_SDCLK（时钟）、EM_SDCKE（时钟使能）、EM_SDRAS（行地址选通）、EM_SDCAS（列地址选通）。EM_CS[1:0]和EM_BA[1:0]在这里专用于SDRAM的片选和Bank地址选择。

设计注意事项：

1. 阻抗匹配与走线：SDRAM接口是同步的，对信号完整性要求更高。EM_SDCLK作为时钟信号，走线应尽可能短，并做好阻抗控制，建议与其他数据/地址线保持等长（长度匹配），误差控制在几十mil以内，以减少建立/保持时间的 violation。
2. 电源与去耦：SDRAM芯片本身和其供电需要非常干净。确保DVDDEMIF电源平面有充足的低ESR去耦电容（如0.1uF和10uF组合），并尽量靠近SDRAM芯片的电源引脚放置。
3. 未用引脚处理：对于仅使用异步接口的设计，EM_CS1、EM_CS0、EM_SDCLK等SDRAM专用引脚会处于未使用状态。数据手册再次强调，这些输出引脚如果被配置为高阻态，必须外部终接以防止漏电。稳妥的做法是，在软件初始化中将不用的EMIF功能模块关闭，并将这些引脚通过寄存器配置为GPIO输出一个固定电平（高或低）。

4.3 EMIF配置流程与寄存器概览

硬件连接正确后，需要通过软件配置EMIF控制器，使其与外部存储器的时序匹配。主要配置寄存器包括：

• 全局控制寄存器（EGCR）：设置EMIF使能、时钟分频等全局参数。
• CE空间控制寄存器（CExCTL）：这是核心配置区。你需要为每个使用的片选空间（如CE0对应EM_CS0）单独配置。关键参数有：
  • MTYPE：存储器类型（异步8/16位、NAND、SDRAM等）。
  • READY：是否使用WAIT信号。
  • RENEW,WRCRE,WRPULSE,WRSETUP：这些是读写周期的建立、保持、脉冲宽度时间参数，需要根据你所连接存储器的数据手册中的AC时序图来计算和设置。单位通常是EMIF时钟周期。
• SDRAM控制寄存器（SDCTL, SDTIM）：如果使用SDRAM，则需要配置刷新率、CAS延迟、行列地址宽度等SDRAM专用参数。

时序计算实例：连接一个NOR Flash假设EMIF时钟为100 MHz（周期10 ns），连接一个读取周期时间为70 ns的NOR Flash。

1. 计算所需等待周期：70 ns / 10 ns = 7个周期。但EMIF控制器的读周期包含建立（RDSETUP）、触发（RDPULSE）和保持（RDHOLD）三个阶段。通常，RDPULSE需要覆盖存储器的tCE（片选到输出有效）时间。
2. 配置策略：可以设置RDSETUP=1（10 ns），RDPULSE=4（40 ns），RDHOLD=1（10 ns），总访问时间=60 ns。这小于70 ns，可能不稳定。为了留有余量，可以增加RDPULSE到5或6。更稳妥的方法是启用READY信号，让Flash自己控制等待。
3. 关键点：时序配置必须留有余量（Margin），通常增加10%-20%以应对电源波动、温度变化和信号完整性带来的时序偏差。保守的配置比激进的配置更可靠。

5. I2S音频接口与引脚复用配置

C5504提供了多达4组I2S接口（I2S0-I2S3），用于连接音频编解码器、数字麦克风等。这些接口的引脚大多与GPIO、MMC/SD卡接口、SPI甚至UART复用，因此配置的灵活性很高，但复杂度也随之增加。

5.1 I2S接口信号与标准

每个完整的I2S接口包含4个信号：

• I2Sx_CLK：位时钟（BCLK），由主设备产生，用于同步每一位数据的传输。
• I2Sx_FS：帧同步/字选择（WS/LRCLK），标识左/右声道，频率等于采样率。
• I2Sx_DX：数据输出（Transmit）。
• I2Sx_RX：数据输入（Receive）。

I2S标准支持多种数据格式（I2S, Left-Justified, Right-Justified等）和位宽（16, 24, 32位）。C5504的I2S控制器可以通过相应的控制寄存器（ICCR, ICXR）来配置为主/从模式、数据格式、时钟极性和相位等。

5.2 引脚复用配置实战

这是配置I2S最关键的步骤。以I2S0为例，它的四个信号分别与MMC0和GPIO复用：

• I2S0_CLK/MMC0_CLK/GP[0]
• I2S0_FS/MMC0_CMD/GP[1]
• I2S0_DX/MMC0_D0/GP[2]
• I2S0_RX/MMC0_D1/GP[3]

配置权由一个叫做EBSR（External Bus Selection Register）的寄存器中的SP0MODE位域控制。SP0MODE是一个2位或3位的字段，不同的值选择不同的功能映射。例如：

• 00b：可能配置为GPIO功能。
• 01b：可能配置为I2S0功能。
• 10b：可能配置为MMC0功能。

因此，硬件设计完成后，在软件初始化中，你必须尽早（在尝试访问I2S或MMC外设之前）通过EBSR寄存器，将这四个引脚的功能选择位SP0MODE设置为对应的I2S模式。同样的逻辑适用于I2S1（由SP1MODE控制）、I2S2和I2S3（由PPMODE位域控制，这个域可能控制着多组外设的复用选择，需要仔细查阅数据手册中EBSR寄存器的位定义）。

5.3 I2S接口的硬件连接与PCB布局要点

1. 主从模式与时钟方向：确定你的音频设备是主设备（提供BCLK和LRCLK）还是从设备。C5504的I2S可以配置为两者。如果C5504是主设备，则I2Sx_CLK和I2Sx_FS应配置为输出；如果是从设备，则配置为输入。DX永远是输出，RX永远是输入。
2. 信号完整性：I2S虽然是低速串行接口（相对于DDR等），但在高采样率（如192kHz）和长走线情况下，也需要关注。CLK和FS作为时钟信号，走线应尽量短，并避免与高速噪声源平行。数据线可以稍宽松。
3. 电源与地：确保音频编解码器和DSP有干净的共地。模拟音频部分和数字I2S部分最好通过磁珠或0Ω电阻进行单点连接，以避免数字噪声串扰到敏感的模拟音频信号。
4. 未用引脚处理：对于未使用的I2S接口，其复用引脚可能被用作GPIO。建议在软件中将其初始化为输出并设置为一个固定电平（或输入加上下拉），避免浮空。

常见问题：I2S无声或噪声大

1. 检查复用配置：90%的“无声”问题源于引脚复用寄存器没有正确配置。用仿真器读取EBSR寄存器，确认SPxMODE或PPMODE的值是否正确。
2. 检查时钟：用示波器测量I2Sx_CLK和I2Sx_FS是否有信号，频率是否正确。如果C5504是从设备，检查外部主时钟是否稳定。
3. 检查数据格式：确认DSP的I2S控制器配置的数据格式（字长、对齐方式、时钟极性）与音频编解码器完全一致。一个常见的错误是左右声道数据反了，这通常是因为FS信号的极性设置不对。
4. 检查DMA或中断：I2S通常配合DMA进行数据传输。确保DMA源/目的地址、传输数据量（数据单元大小和帧大小）配置正确，并且I2S和DMA的使能顺序正确（通常先配置DMA，再使能I2S发送/接收）。

6. 通用设计原则、避坑指南与排查清单

通过以上对四大类引脚的分析，我们可以总结出一些适用于C5504乃至大多数DSP/MCU的通用硬件设计原则和避坑技巧。

6.1 电源与去耦设计

引脚表格中频繁出现的DVDDIO、DVDDEMIF、CVDDRTC、VDDA_PLL等，指明了不同引脚群所属的电源域。必须为每个电源域提供独立、干净的供电，并在芯片的每个电源引脚附近（最好是引脚正下方）放置去耦电容。典型方案是：一个10uF的钽电容或陶瓷电容用于低频去耦，搭配一个0.1uF的陶瓷电容用于高频去耦。对于PLL等模拟电源，去耦要求更严格，电容应尽可能靠近引脚。

6.2 未用引脚与上下拉电阻处理

这是数据手册反复强调、也最容易忽视的点。总结如下表：

6.3 系统启动与Bootloader流程理解

C5504上电复位后，会从内部ROM的固定地址开始执行Bootloader。Bootloader会读取CLK_SEL引脚状态决定时钟源，并根据CLKIN频率初始化基本外设时钟。然后，它会按照预设的顺序（可通过Boot模式配置引脚设置）尝试从不同的接口（如SPI、I2C、UART、EMIF等）加载用户程序。理解这个流程对调试至关重要。如果你的程序没有运行，首先检查Boot模式配置是否正确，时钟是否起振，以及Bootloader试图访问的存储设备（如SPI Flash）是否连接正确并响应。

6.4 硬件调试排查清单

当一块新的C5504板卡无法工作时，可以按照以下清单进行系统性排查：

1. 电源：所有电源域（Core, DVDDIO, DVDDRTC, VDDA_PLL等）电压是否准确且稳定？上电时序是否符合要求？用示波器查看有无毛刺。
2. 复位：RESET引脚在上电后是否有一个干净的低脉冲？释放后是否稳定在高电平？TRST引脚是否在某个时刻被拉低过？
3. 时钟：CLKIN或晶体是否有波形？频率是否正确？CLKOUT（如果使能）是否有输出？PLL配置后，系统时钟是否切换到了目标频率？
4. JTAG：TMS,TCK,TDI是否有上拉？TDO是否有上拉？TRST是否有强下拉？仿真器电缆是否过长？换一根短的试试。
5. Boot模式：Boot配置引脚的电平是否与你的启动介质（如SPI Flash）匹配？
6. 引脚复用：检查EBSR等复用控制寄存器，确认你正在使用的关键外设（如EMIF高地址线、I2S）的引脚功能是否已切换到正确模式。
7. 存储器接口：如果使用EMIF，用逻辑分析仪或示波器抓取EM_CSx、EM_OE、EM_WE、地址线和数据线的波形。检查片选是否有效，读写信号时序是否符合存储器手册要求。确认地址线映射（8位/16位）是否正确。
8. 软件初始化：单步调试，确认时钟初始化、PLL配置、EMIF时序寄存器配置、引脚复用寄存器配置等关键初始化代码是否成功执行。

硬件设计是一个细节决定成败的工作。对TMS320C5504这样功能丰富的DSP，花时间彻底理解其引脚手册，并在设计初期就规划好电源、时钟、复位、调试接口和关键外设的连接与配置，能为后续的软件开发和调试扫清大量障碍。希望这篇结合了数据手册要点和实战经验的详解，能成为你手中C5504项目的一份可靠指南。