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深入解析McBSP接收配置：帧同步、数据延迟与压扩技术实战

news 2026/7/21 9:26:23

1. McBSP接收配置的核心逻辑与设计思路

在嵌入式系统，尤其是数字信号处理器的世界里，串行通信接口是连接芯片与外部世界的“咽喉要道”。它不像并行总线那样需要一堆线，而是依靠精准的时序，在单根或少数几根数据线上，一位一位地传递信息。这种高效和节省引脚的特性，使其在音频编解码器、工业传感器、通信模块等场景中无处不在。而德州仪器的多通道缓冲串行端口，作为其DSP和MCU家族的标配外设，其设计之灵活、功能之强大，常常让初次接触的工程师感到既兴奋又头疼。兴奋在于它几乎能适配所有常见的串行协议；头疼则在于，那几十个配置寄存器，每个位都关乎通信的成败。

今天，我们不谈空洞的理论，直接切入最核心、也最容易出错的接收端配置。很多人配置McBSP，习惯照着例程抄几个十六进制数，通信通了就万事大吉。但一旦遇到数据错位、丢失帧，或者需要对接非标准设备时，就会一头雾水。其接收逻辑的精髓，其实就围绕三个核心问题展开：如何识别一帧数据的开始？数据位从何时开始算起？以及，传过来的数据格式是否需要特殊处理？这三个问题，分别对应了帧同步、数据延迟和压扩/位序这三个关键技术点。理解它们，你就能从“配置工程师”变成“协议调通者”。

以TMS320F2807x的McBSP为例，它的接收配置是一个环环相扣的系统。帧同步忽略位决定了接收机是“严守纪律”还是“灵活应变”；数据延迟位则像一把精密的卡尺，微调数据采样的时间窗口；而压扩与位序控制则负责对数据进行“翻译”和“重组”。这些配置并非孤立存在，它们与时钟极性、帧长度等参数共同作用，任何一个环节的误设，都可能导致静默的失败——没有错误中断，但数据全是乱码。接下来，我们就逐一拆解，看看如何让这个强大的外设乖乖听话。

2. 帧同步策略：RFIG位的攻守之道

帧同步信号，你可以把它想象成田径比赛的发令枪。枪响（帧同步脉冲有效）的那一刻，运动员（数据位）开始依次冲出起跑线（在数据线上出现）。McBSP的工作就是听到发令枪后，开始按顺序记录每个运动员的成绩（采样数据位）。但现实情况是，赛场边可能有其他噪音，或者有人误发了一枪。RFIG这个位，就是用来定义接收器如何应对这些“意外之枪”的。

2.1 RFIG=0：严格模式与同步错误处理

当RFIG位设置为0时，McBSP工作于严格模式。在此模式下，接收器期望帧同步脉冲严格按照预设的帧周期出现。如果在一个数据字的传输过程中，出现了“意外”的帧同步脉冲，McBSP会认为发生了严重的同步错误。

它的处理流程非常果断：

  1. 立即中止：当前正在接收的数据字会被立刻中止接收。无论这个字已经收到了多少位，都会被直接丢弃。
  2. 复位并重启：接收逻辑会被复位，然后等待这个“意外”脉冲之后，经过设定的数据延迟，开始接收一个全新的数据字。
  3. 标志错误：硬件会自动将RSYNCERR状态位置1，表明发生了一次接收同步错误。

为什么需要这种模式？这种模式适用于通信协议非常严格、且对数据完整性要求极高的场景。例如，在某种自定义的、每帧数据都携带重要校验信息的协议中，意外的帧脉冲极有可能意味着链路受到严重干扰或对端设备故障。此时，宁可丢弃可能已经出错的数据，也要通过错误标志通知CPU进行干预（如重发、复位链路等）。你可以通过配置接收中断模式，让RSYNCERR标志触发CPU中断，从而实现实时错误处理。

注意：在RFIG=0模式下，如果意外帧同步脉冲频繁发生，会导致大量数据被丢弃，通信效率急剧下降。因此，确保发送端和接收端的帧周期配置一致，且物理链路干扰小，是使用此模式的前提。

2.2 RFIG=1：忽略模式与数据连续性保障

当RFIG位设置为1时，McBSP进入忽略模式。此时，接收器变得“宽容”许多：在单个数据字的传输窗口内，它会完全忽略任何额外的（非预期的）帧同步脉冲。

工作流程如下：

  1. 持续接收：一旦一个数据字开始接收（在正确的帧同步脉冲和设定的数据延迟之后），McBSP会心无旁骛地收完这个字的所有位。
  2. 无视干扰：在此期间，即使数据线上出现了额外的帧同步脉冲，接收逻辑也视而不见，不会中断当前的移位接收过程。
  3. 无错误标志：RSYNCERR位不会被置位，因为硬件不认为这是错误。

这种模式的典型应用场景是什么？它非常适合与那些会产生连续数据流、且帧同步脉冲可能“多打”一下的设备对接。一个经典的例子是某些早期的编解码器或采用SPI-like协议但帧同步设计不标准的器件。在这些情况下，发送端可能会在数据流中产生一些多余的脉冲，如果接收端过于敏感，通信就无法进行。设置为忽略模式，相当于给接收端加了一个“抗干扰滤镜”，保证了数据流的连续性。

实操心得：如何选择RFIG？我的经验法则是“先宽后严”。在调试初期，特别是与新设备或自制FPGA逻辑对接时，优先将RFIG设为1。这能帮助你首先建立起基本的数据通路，确认时钟、数据线连接正常。如果通信建立后，发现数据包边界偶尔对不上（例如，通过特定同步字检测），再尝试将RFIG设为0，并检查RSYNCERR标志。如果该标志被置位，说明发送端的帧同步信号确实有问题，需要从源头解决。永远不要假设对方的信号是完美的。

3. 数据延迟详解：RDATDLY的时序微调艺术

如果说帧同步定义了“起跑线”，那么数据延迟就决定了“计时员从第几步开始掐表”。RDATDLY位控制着从检测到有效的帧同步脉冲开始，到实际采样第一个数据位之间，需要等待多少个位时钟周期。

3.1 数据延迟的三种模式与应用场景

RDATDLY可配置为0、1或2个位时钟的延迟。这个看似微小的调整，是匹配不同物理层协议的关键。

RDATDLY = 0（0位延迟）这是最“紧迫”的模式。接收器在检测到帧同步脉冲有效的同一个位时钟周期内，就期望第一个数据位已经出现在DR引脚上并稳定可用。这对于接收逻辑的要求最高。

  • 内部机制：McBSP在检测到内部FSR（帧同步接收信号）变高的那个MCLKR（接收主时钟）的下降沿，就会采样第一个数据位。
  • 应用场景：通常用于发送端和接收端共享同一个时钟源，且发送器能在产生帧同步的同一时钟边沿就驱动数据到总线上的情况。在实际应用中相对少见，因为这对时序裕度要求非常苛刻。

RDATDLY = 1（1位延迟）这是最常用、最标准的配置。接收器在检测到帧同步脉冲后，等待一个完整的位时钟周期，再从下一个时钟边沿开始采样数据。

  • 典型时序：帧同步脉冲通常是一个时钟周期宽度的正脉冲。发送端在帧同步有效的时钟周期内，准备好数据；在帧同步结束后的下一个时钟周期，数据位才开始有效传输。接收端设置1位延迟，正好与之匹配。
  • 为什么是默认值：这种模式为数据的建立时间提供了最充裕的保障。发送器有一个完整的时钟周期来将数据驱动到稳定的电平，接��器则在数据稳定后才进行采样，极大提高了通信的可靠性。绝大多数同步串行协议，如TI的音频协议、大多数SPI从机模式，都默认或要求使用1位数据延迟。

RDATDLY = 2（2位延迟）这种模式用于处理数据流前带有“帧定位比特”的特殊协议。

  • 经典案例：T1帧格式。在T1通信系统中，每193个比特为一个帧，其中第193位是用于帧同步的“Framing Bit”。有效数据是随后的192位。如果McBSP直接以1位延迟去接收，会把Framing Bit当作第一个数据位。
  • 解决方案：将RDATDLY设为2。这样，接收器在检测到帧同步后，会跳过紧随其后的第一个数据位（即Framing Bit），从第二个数据位开始采样，从而完美地提取出192位有效数据。
  • 工作原理：你可以理解为，硬件自动丢弃了延迟窗口内的那个“额外”比特。

3.2 配置数据延迟的实战步骤与验证

配置RDATDLY并非简单地写个值到寄存器。你需要结合整个帧结构来考虑。

步骤一：分析发送端时序图这是最关键的一步。向你的发送设备（可能是另一个MCU、FPGA或专用芯片）索要或测量其串行输出时序图。重点关注两个时间点：

  1. 帧同步脉冲有效（通常是上升沿）的时刻。
  2. 第一个有效数据位出现在数据线上的时刻。 数一数这两个时刻之间相隔了多少个串行时钟周期。这个数字，就是你应该设置的RDATDLY值。

步骤二：配置McBSP寄存器在TMS320F2807x中，RDATDLY位于接收控制寄存器2的低两位。

// 假设使用CPU访问寄存器，以下为示例代码 volatile struct McBSP_REGS* mcbsp = &McbspaRegs; // 指向McBSP-A的寄存器结构体 // 设置数据延迟为1个位时钟（最常用） mcbsp->RCR2.bit.RDATDLY = 1; // 或者，设置数据延迟为2个位时钟（用于T1等格式） // mcbsp->RCR2.bit.RDATDLY = 2;

步骤三：验证与调试配置完成后，如何验证？最直接的方法是使用逻辑分析仪或示波器，同时捕捉FSR、CLKR和DR三路信号。

  1. 找到FSR的上升沿（假设为高有效）。
  2. 从该上升沿所在的CLKR周期开始数。
  3. 数过RDATDLY个完整的CLKR周期后，下一个CLKR的采样边沿（由CLKRP决定，通常是下降沿）所对应的DR数据电平，就应该是你接收到的第一个数据位（最高位MSB或最低位LSB，取决于位序设置）。

常见问题排查：

  • 问题：数据总是错位一位（例如，收到0x55，预期是0xAA）。
  • 排查：首先检查RDATDLY。如果预期数据是0xAA (10101010)，收到0x55 (01010101)，这很像是数据整体左移或右移了一位。检查时序图，确认RDATDLY是0、1还是2。一个快速验证的方法是：保持其他配置不变，仅将RDATDLY从1改为0或2，看错位情况是否发生变化。
  • 问题：接收到的数据高几位或低几位总是固定的0或1。
  • 排查：这可能不仅仅是延迟问题，还需结合下一节要讲的RJUST（数据对齐与符号扩展）模式一起检查。不正确的对齐方式会导致数据在16位接收寄存器中位置错误。

4. 压扩技术与位序控制：RCOMPAND与数据格式化

数据从串行线上一比特一比特地移进来后，在存入CPU可读的数据寄存器之前，McBSP还能对其进行两道重要的“加工工序”：压扩解码和位序调整。这由RCOMPAND控制。

4.1 压扩技术原理与硬件解码

压扩是“压缩与扩展”的合成词，主要用于语音通信领域。其核心目的是在保持语音质量可接受的前提下，用更少的比特数来表示采样值，从而节省带宽或存储空间。

  • μ-law：主要应用于北美和日本。它将14位的线性PCM动态范围压缩为8位。
  • A-law：主要应用于欧洲。它将13位的线性PCM动态范围压缩为8位。

McBSP的硬件压扩支持： 当RCOMPAND设置为10b（μ-law）或11b（A-law）时，McBSP的接收硬件会自动执行扩展操作。

  1. 过程：8位的压缩数据从串行移位寄存器移入接收缓冲寄存器后，硬件解码单元会立即将其扩展为16位的二进制补码格式。
  2. 对齐：扩展后的数据是左对齐存放在16位的DRR1寄存器中的。此时，RJUST位的设置会被忽略。
  3. 关键限制：压扩功能仅当接收字长被配置为8位时才有效。即RWDLEN1和RWDLEN2必须设置为000b。如果字长不是8位但压扩使能了，硬件会“假装”数据是8位来进行操作，这通常会导致数据错误。

配置示例：

// 首先，必须设置字长为8位 mcbsp->RCR1.bit.RWDLEN1 = 0; // 第一阶段字长为8位 mcbsp->RCR2.bit.RWDLEN2 = 0; // 第二阶段字长为8位（单相位帧时此位也需设置） // 然后，使能μ-law压扩 mcbsp->RCR2.bit.RCOMPAND = 2; // 10b， μ-law companding // 读取数据时，直接读取16位的DRR1即可得到扩展后的线性PCM值 int16_t audio_sample = mcbsp->DRR1;

4.2 LSB优先接收模式

绝大多数串行协议，包括McBSP的默认设置，都是先传输最高有效位。但有些古老的或特定的8位设备协议，规定先传输最低有效位。RCOMPAND设置为01b就是为了应对这种情况。

  • 功能：当RCOMPAND=01b且字长为8位时，McBSP会在将数据从接收缓冲寄存器复制到数据接收寄存器的过程中，自动反转8位数据的位序。
  • 注意：这个模式仅用于非压扩的8位数据。它和压扩模式是互斥的。
  • 内部操作：假设串行线上收到的8位顺序是 D0, D1, D2, D3, D4, D5, D6, D7 (D0是LSB，先到)。移位寄存器里存放的是[D7 D6 D5 D4 D3 D2 D1 D0]。使能LSB优先模式后，硬件会将其反转为[D0 D1 D2 D3 D4 D5 D6 D7]再存入DRR1的低8位（或根据RJUST设置对齐）。

配置示例：

// 设置字长为8位 mcbsp->RCR1.bit.RWDLEN1 = 0; mcbsp->RCR2.bit.RWDLEN2 = 0; // 使能LSB优先接收 mcbsp->RCR2.bit.RCOMPAND = 1; // 01b， LSB first, no companding // 设置数据右对齐并零扩展（常用） mcbsp->SPCR1.bit.RJUST = 0; // 读取数据，此时DRR1的低8位即为正确顺序的数据 uint16_t received_data = mcbsp->DRR1 & 0x00FF;

4.3 压扩与位序配置的陷阱

  1. 字长陷阱：这是最常见的错误。无论是压扩还是LSB优先模式，都强制要求串行字长为8位。如果你配置了12位或16位字长，又打开了这些功能，结果不可预测。务必在配置RCOMPAND前，确认RWDLEN为0。
  2. 数据对齐混淆：使能压扩后，数据是强制左对齐的。如果你在软件中仍然按照右对齐的方式去处理（例如，将DRR1直接当作16位有符号数使用），数值将是错误的。你需要了解，对于μ-law，扩展后的有效动态范围是14位，左对齐后，数据大致位于DRR1的[15:2]位区域。
  3. 模式互斥：RCOMPAND的四个值是互斥的：00（无处理，MSB优先），01（LSB优先），10（μ-law），11（A-law）。不要试图同时使用多个功能。

5. 数据对齐与符号扩展：RJUST位的幕后工作

数据从串行移位寄存器转移到CPU可访问的DRR寄存器后，还有一个重要的格式化步骤：对齐和填充。对于字长小于16位的数据，是靠在左边补零，还是靠右补符号位？这由RJUST位控制。

5.1 RJUST��式详解

McBSP的接收数据寄存器是16位的。当接收的字长是12位或20位（或其他非16位）时，需要决定如何将这N位数据放进16位的“容器”里。

  • RJUST = 00b：右对齐，高位填零这是最直观的模式。接收到的数据位被放置在DRR的低位部分，高位剩余的比特全部填0。

    • 示例（12位数据 0xABC）：数据1010 1011 1100被放入DRR1，结果为0000 1010 1011 1100，即0x0ABC。
    • 应用：适用于无符号数据处理，或当你需要将数据作为正数处理时。

  • RJUST = 01b：右对齐，高位符号扩展这对于有符号数处理至关重要。接收到的数据被视为二进制补码形式的有符号数。在右对齐后，用这个数的符号位（即最高位）去填充所有的高位空位。

    • 示例（12位数据 0xABC）：最高位是1，所以是负数。扩展后，DRR1中的值为1111 1010 1011 1100，即0xFABC。这保持了其作为有符号数（-1348）的数值不变。
    • 示例（12位数据 0x123）：最高位是0，正数。扩展后为0000 0001 0010 0011，即0x0123。
    • 应用：这是处理有符号采样数据（如音频PCM数据）的推荐模式。它能保证数据的符号性在转移到16位空间时得以保留，方便后续的算术运算。

  • RJUST = 10b：左对齐，低位填零数据被放置在DRR的高位部分，低位剩余比特填0。

    • 示例（12位数据 0xABC）：结果为1010 1011 1100 0000，即0xABC0。
    • 应用：某些算法或定点数格式要求数据左对齐以方便计算。压扩扩展后的数据就是采用这种格式。

5.2 配置选择与数据处理示例

假设你从一个12位ADC通过McBSP接收数据，希望进行有符号运算。

// 设置接收字长为12位 mcbsp->RCR1.bit.RWDLEN1 = 1; // 010b， 12 bits // 设置为右对齐并符号扩展 mcbsp->SPCR1.bit.RJUST = 1; // 01b // 在中断服务程序或轮询中读取数据 int16_t raw_sample = mcbsp->DRR1; // 硬件已自动完成12位到16位的符号扩展 // 现在可以直接进行有符号运算 int32_t processed_value = (int32_t)raw_sample * gain;

如果不设置符号扩展，直接读取DRR1得到0x0ABC，会被当作正数2748，而非实际的负数-1348，导致计算完全错误。

6. 时钟、帧同步源与极性：构建完整的接收时序链

前面的配置决定了“如何解读数据”，而时钟和帧同步的源与极性，则决定了“何时采样数据”。它们是物理层正确工作的基石。

6.1 接收时钟源与模式

CLKRM位决定接收时钟是来自外部引脚还是内部采样率发生器。

  • CLKRM = 0：MCLKR引脚作为输入，接收外部设备提供的位时钟。这是最常用的从机模式。
  • CLKRM = 1：内部采样率发生器产生的CLKG作为接收时钟，并从MCLKR引脚输出。这是主机模式，McBSP为外部设备提供时钟。

数字回环模式：当DLB=1时，无论CLKRM如何设置，接收时钟都来自内部的发送时钟。这在芯片自测试时非常有用。

6.2 接收帧同步源与模式

FSRM位决定接收帧同步信号的来源。

  • FSRM = 0：帧同步由外部设备通过FSR引脚输入。从机模式标配。
  • FSRM = 1：帧同步由内部采样率发生器产生。此时，FSR引脚通常变为输出引脚（除非GSYNC=1），向外输出帧同步信号。主机模式标配。

GSYNC的作用：这是一个容易忽略但关键的模式。当FSRM=1且GSYNC=1时，McBSP的采样率发生器会与外部输入的帧同步信号同步。此时，FSR引脚是输入。外部设备发来的帧同步脉冲会复位内部帧计数器，使McBSP的内部帧周期与外部设备严格对齐。这在需要与一个外部主设备进行从属同步的系统中非常有用，例如在多个ADC同步采样的场景。

6.3 时钟与帧同步极性

极性配置错误是导致“有时钟有同步但没数据”或“数据全是0xFF/0x00”的元凶之一。

  • CLKRP：接收数据采样边沿。
    • CLKRP=0：在MCLKR的下降沿采样数据。这是默认且最常用的设置。
    • CLKRP=1：在MCLKR的上升沿采样数据。
  • FSRP：帧同步有效电平。
    • FSRP=0：高电平有效。
    • FSRP=1：低电平有效。

极性匹配黄金法则：

  1. 主从设备时钟边沿应对齐：通常，发送设备在时钟的某个边沿（如上升沿）输出数据，接收设备应在相反的边沿（如下降沿）采样数据，以确保数据在时钟周期中间最稳定时被采样。因此，如果发送端在CLKX上升沿输出数据，接收端应设置CLKRP=0（下降沿采样）。
  2. 帧同步极性必须一致：发送端FSX的有效电平必须与接收端FSR配置的有效电平一致。一个输出高有效，另一个必须配置为检测高有效。
  3. 内部信号永远是高有效：记住，McBSP内部处理的帧同步信号总是高电平有效。极性位FSRP和FSXP控制的是外部引脚和内部信号之间的反相器。如果外部设备提供低有效脉冲，设置FSRP=1即可。

7. 接收中断与高级同步控制

7.1 接收中断模式

RINTM位决定了什么事件能触发接收中断，这让你可以灵活地控制CPU何时被通知来处理数据。

  • RINTM = 00b：这是最标准的数据驱动中断。每当一个数据字接收完成，RRDY位从0变1时，就会产生接收中断。你可以在中断服务程序中读取DRR，数据会自动清零RRDY。适用于需要实时处理每个数据字的场景。
  • RINTM = 01b：多通道模式下的块中断。仅在启用多通道选择模式时有用。当接收过程跨越一个16通道块的边界，或一帧结束时产生中断。这允许你以“块”为单位批量处理数据，减少中断频率。
  • RINTM = 10b：帧同步中断。每次检测到接收帧同步脉冲（无论接收器是否处于复位状态）就产生中断。这可用于精确监控帧同步事件本身，例如用于系统级时序同步或诊断。
  • RINTM = 11b：同步错误中断。当RSYNCERR位置1时产生中断。这在RFIG=0的严格模式下非常有用，能让你第一时间知道链路出现了意外的帧同步错误。

选择建议：对于大多数连续流数据接收（如音频），使用00b模式。如果你使用DMA自动搬运数据，甚至可以不使能CPU中断，仅用RRDY标志位触发DMA。

7.2 采样率发生器的同步

采样率发生器是McBSP内部一个非常灵活的时钟和帧同步产生器。其同步模式由GSYNC控制。

  • GSYNC = 0：自由运行模式。CLKG和FSG按照CLKGDV和FPER/FWID的配置独立运行。这是主机模式的典型配置。
  • GSYNC = 1：同步模式。此时，采样率发生器的时钟CLKG会与外部输入到MCLKR（或MCLKX）的时钟同步，并且FSG脉冲只在检测到FSR引脚上的外部帧同步脉冲时才产生，完全忽略FPER的设置。

一个生动的比喻：GSYNC=1就像是一个节拍器跟着乐队指挥的指挥棒。指挥（外部设备）每挥一下棒子（发一个帧同步），节拍器（McBSP）就打一下拍子（产生一个FSG脉冲），并且节拍器的速度（CLKG频率）会自动调整到和指挥的节奏一致。这确保了从设备（McBSP）的帧节奏完全由主设备（外部音源）掌控，实现精准的同步采样，在多设备系统中至关重要。

配置GSYNC=1时，务必确保：

  1. 接收时钟源CLKRM设置为0（外部输入）。
  2. 接收帧同步源FSRM设置为1（内部产生），但此时FSR引脚是输入，用于接收同步信号。
  3. 外部主设备必须提供稳定、干净的时钟和帧同步信号。

8. 综合配置案例与故障排查实录

8.1 案例：配置McBSP为从设备，接收16位有符号音频数据

假设我们需要对接一个外部音频编解码器，其接口特性如下：

  • 位时钟BCLK由编解码器主控（McBSP为从机）。
  • 帧同步LRCK（左右声道时钟）由编解码器主控，高电平为左声道，低电平为右声道，在BCLK下降沿变化。
  • 数据在BCLK的下降沿由编解码器输出，McBSP应在BCLK的上升沿采样（此为常见I2S协议格式）。
  • 数据为16位，二进制补码格式。

McBSP配置步骤：

  1. 时钟与帧同步源：从机模式，故CLKRM = 0，FSRM = 0。
  2. 极性：
    • 数据在BCLK下降沿输出，McBSP应在上升沿采样，故CLKRP = 1。
    • LRCK高电平有效对应左声道，但I2S协议通常认为帧同步信号在左声道时为低，右声道时为高（或反之）。这里需要确认。假设编解码器数据手册写明“LRCK高对应左声道，数据在LRCK变高后第二个BCLK开始”，那么对于McBSP，帧同步有效沿是LRCK的上升沿。由于McBSP内部高有效，而外部LRCK上升沿表示有效开始，所以FSRP = 0（高有效）即可。
  3. 数据格式：16位字长，故RWDLEN1 = 2(010b for 16-bit)。单相位帧，RWDLEN2无关。
  4. 数据延迟：I2S协议通常有1个BCLK的延迟。故RDATDLY = 1。
  5. 帧同步忽略：在稳定的I2S流中，不应有意外帧同步，设为严格模式有助于发现问题：RFIG = 0。
  6. 数据对齐：16位数据正好填满16位寄存器，RJUST设置任意（通常选00b）。
  7. 压扩与位序：无压扩，MSB优先，RCOMPAND = 0。
  8. 中断：每收到一个数据产生中断，RINTM = 0。

关键配置代码片段：

void McBSP_ConfigAsI2SSlave(void) { // 1. 确保SPI/接收器处于复位状态以便配置 mcbsp->SPCR1.bit.RRST = 0; // 接收器复位 mcbsp->SPCR2.bit.XRST = 0; // 发送器复位（如果不用也复位） mcbsp->SPCR2.bit.GRST = 0; // 采样率发生器复位 // 2. 配置引脚控制寄存器 mcbsp->PCR.bit.CLKRM = 0; // 接收时钟外部输入 mcbsp->PCR.bit.FSRM = 0; // 接收帧同步外部输入 mcbsp->PCR.bit.CLKRP = 1; // 在上升沿采样数据（对应发送端下降沿输出） mcbsp->PCR.bit.FSRP = 0; // 帧同步高有效 // 3. 配置接收控制寄存器 mcbsp->RCR1.bit.RWDLEN1 = 2; // 16位字长 mcbsp->RCR2.bit.RDATDLY = 1; // 1位数据延迟 mcbsp->RCR2.bit.RFIG = 0; // 严格帧同步模式 mcbsp->RCR2.bit.RCOMPAND = 0; // 无压扩，MSB优先 // RPHASE通常为0（单相位帧） // 4. 配置采样率发生器（从机模式下，通常由外部提供时钟，内部SRG可禁用或用于其他用途） // 此处假设不使用内部SRG产生接收时钟和帧同步，相关配置略。 // 5. 配置串行端口控制寄存器 mcbsp->SPCR1.bit.RJUST = 0; // 右对齐零填充（对16位数据无影响） mcbsp->SPCR1.bit.RINTM = 0; // RRDY从0变1时产生中断 // 6. 使能接收器 mcbsp->SPCR1.bit.RRST = 1; // 如果使用内部时钟，还需要使能 GRST // mcbsp->SPCR2.bit.GRST = 1; }

8.2 常见故障排查速查表

现象可能原因排查步骤
完全收不到数据，RRDY永远不置位1. 时钟或帧同步极性错误。
2. 接收器未使能 (RRST=0)。
3. 帧同步信号未到达或极性不匹配。		1. 用示波器确认CLKR和FSR引脚有信号，且极性符合配置。
2. 检查SPCR1.RRST是否为1。
3. 检查PCR.FSRP与外部信号有效电平是否一致。
能收到数据，但全是0x0000或0xFFFF1. 数据延迟RDATDLY设置错误，导致采样点落在数据有效位之外。
2. 发送端未正确驱动数据线。		1. 用逻辑分析仪同时抓取FSR、CLKR、DR。根据时序图调整RDATDLY。
2. 检查发送端电源、使能及负载。
数据错位（如0x55变0xAA）1.RDATDLY差1位。
2. 位序错误（MSB/LSB）。
3. 时钟采样边沿错误。		1. 同上一项，检查时序。
2. 检查RCOMPAND位，确认是否为需要的MSB优先(00)或LSB优先(01)。
3. 交换CLKRP的设置试试。
数据值不正确，但模式固定1.RJUST对齐方式错误，符号扩展问题。
2. 压扩模式误开启或关闭。		1. 对于有符号数，尝试将RJUST改为01b（符号扩展）。
2. 确认数据是否是8位压扩格式。如果是，确保RWDLEN=0且RCOMPAND正确设置（10或11）。如果不是，确保RCOMPAND=00。
偶尔丢失数据包，RSYNCERR置位1. 外部帧同步信号不稳定或有毛刺。
2.RFIG=0过于严格。		1. 检查FSR信号质量，加强硬件滤波或布线。
2. 如果协议允许，尝试将RFIG设为1。
DMA无法正常搬运数据1. 接收中断模式RINTM未设置为00b（RRDY触发）。
2. DMA配置的触发源错误。
3. 数据字长与DMA传输宽度不匹配。		1. 确保SPCR1.RINTM=00。
2. 检查DMA配置，确认其触发源是McBSP的接收事件。
3. 确保DMA访问DRR的地址和数据类型（16位）正确。

调试McBSP，示波器或逻辑分析仪是必不可少的。首先确保物理层信号（时钟、帧同步、数据）干净、时序正确。然后，像侦探一样，根据现象对照配置寄存器，逐一排查。记住，McBSP是一个高度可配置的模块，它的行为完全由你的配置字决定。理解每一个比特的含义，是驯服它的唯一途径。

http://www.cnnetsun.cn/news/3556254.html

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