TMS320F28003x SPI通信实战：从寄存器配置到DMA优化全解析

1. 项目概述：深入TMS320F28003x的SPI通信核心

如果你正在使用TI的C2000系列微控制器，尤其是TMS320F28003x这类高性能实时控制芯片，那么串行外设接口（SPI）几乎是你绕不开的通信外设。无论是驱动外部ADC/DAC、连接Flash或EEPROM存储器，还是与另一个处理器进行数据交换，SPI都以其简单、高速、全双工的特性成为首选。然而，从数据手册上密密麻麻的寄存器描述到真正实现一个稳定、高效的通信链路，中间往往隔着一条名为“实践”的鸿沟。官方手册告诉了你每个比特位是什么，但很少告诉你为什么这么配置，以及配置错了会怎样。

今天，我们就以TMS320F28003x的SPI模块为蓝本，抛开那些晦涩的术语堆砌，直接切入工程师最关心的实战环节。我将结合手册中的配置流程、寄存器详解以及附带的示例代码，为你梳理出一套从原理理解、寄存器配置到调试排错的完整方法论。你会发现，SPI的配置远不止是填几个参数，其背后的时钟相位、FIFO机制、中断处理乃至软件复位流程，都直接影响着通信的稳定性和效率。这篇文章的目标，就是让你在配置SPI时，不仅知道要写什么值，更明白为什么写这个值，以及如何应对可能出现的各种状况。

2. SPI核心原理与TMS320F28003x实现机制拆解

在动手写代码之前，我们必须先建立对SPI在F28003x上如何工作的清晰认知。很多人觉得SPI简单，无非是四根线（SPICLK， SPISIMO， SPISOMI， SPISTE），但正是这种“简单”的错觉，导致调试时遇到各种时序和数据的玄学问题。

2.1 主从架构与数据流

F28003x的SPI模块严格遵循主从架构。作为主设备时，它完全掌控SPICLK时钟的产生与输出，并主动发起数据传输。作为从设备时，它被动接收外部主设备提供的时钟，并据此进行数据收发。这里有一个关键细节：数据寄存器SPIDAT是一个16位的移位寄存器。当你写入数据时，数据从最高位（MSB）开始，在SPICLK的每个有效边沿被逐位移出到SPISIMO（主模式）或SPISOMI（从模式）引脚；同时，对应引脚上的输入数据也被逐位移入到SPIDAT的最低有效位（LSB）。这就意味着，通信是全双工的，每一时刻都在同时进行发送和接收。

2.2 时钟极性（CLKPOLARITY）与相位（CLK_PHASE）的实质

这是SPI配置中最容易混淆，也最核心的部分。手册里提到了四种模式（CPOL， CPHA = 0，0; 0,1; 1,0; 1,1），我们不要死记硬背，而是理解其物理意义。

• CLKPOLARITY (CPOL)：决定了SPICLK引脚在空闲状态（无数据传输时）的电平。0表示空闲时为低电平，1表示空闲时为高电平。这就像是决定了时钟信号的“基线”在哪里。
• CLK_PHASE (CPHA)：决定了数据在时钟的哪个边沿被采样（捕获）和哪个边沿被更新（输出）。0表示数据在第一个时钟边沿（由CPOL决定是上升沿还是下降沿）被采样，在下一个边沿更新；1则表示数据在第一个时钟边沿更新，在第二个边沿被采样。

重要提示：主设备和从设备的（CPOL， CPHA）设置必须完全一致，否则数据必然错位。通常，外设的数据手册会明确规定其支持的SPI模式。例如，很多SPI Flash芯片工作在模式（0，0）或（1，1）。在F28003x上，你需要通过SPICCR.6配置CLKPOLARITY，通过SPICTL.3配置CLK_PHASE。

2.3 缓冲机制：从单缓冲到FIFO

理解数据如何流动是避免数据覆盖或丢失的关键。F28003x的SPI提供了两级缓冲机制：

1. 基础缓冲：SPIDAT（移位寄存器） <->SPITXBUF（发送缓冲）/SPIRXBUF（接收缓冲）。当你写入SPITXBUF后，数据并不会立即发送，而是等待SPIDAT中的当前字符移位完成后，才自动加载进去开始下一次发送。接收时，SPIDAT接收完一个完整字符后，数据会自动转移到SPIRXBUF供CPU读取。SPIRXEMU是SPIRXBUF的一个“镜像”寄存器，读取它不会清除中断标志，专为仿真器观察设计。
2. FIFO增强：这是提升效率的关键。通过使能SPIFFTX.14 (SPIFFENA)，你可以启用深度为16字的发送和接收FIFO。发送时，你可以一次性写入最多16个字到FIFO，SPI模块会按顺序自动处理，大大减少了CPU频繁干预的开销。接收亦然。FIFO还有独立的中断级别设置（TXFFIL,RXFFIL），允许你在FIFO半满、快空等状态时产生中断，实现更高效的数据块搬运。

2.4 波特率计算：主模式的专属配置

只有在主模式下，你才需要配置SPIBRR寄存器来产生SPICLK。计算公式手册给得很清楚：

• 当SPIBRR = 3 到 127时：SPI波特率 = LSPCLK / (SPIBRR + 1)
• 当SPIBRR = 0， 1， 或 2时：SPI波特率 = LSPCLK / 4

这里的LSPCLK是低速外设时钟，由系统时钟SYSCLK经过分频得到。你需要根据系统时钟配置和期望的SPI通信速度来反推SPIBRR的值。例如，若LSPCLK = 50 MHz，需要SPI波特率 = 5 Mbps，则SPIBRR = (50M / 5M) - 1 = 9。务必确保计算出的波特率不超过从设备所能接受的最大时钟频率。

3. 寄存器详解与配置逻辑全解析

手册列出了十多个寄存器，我们不必畏惧。按照功能将它们分组，理解其联动关系，配置就会变得有条理。

3.1 核心控制与状态寄存器组

这是配置SPI工作模式的基石。

• SPICCR (配置控制寄存器)：

  • SPISWRESET (Bit 7)：软件复位位。这是安全配置的黄金法则。在修改任何SPI配置（如模式、波特率）前，必须先将此位清零，将SPI置于复位安全状态。配置完成后，再置1使其退出复位。这能有效防止配置过程中产生毛刺或不可预见的通信。
  • SPICHAR (Bits 3-0)：字符长度控制。这里有个关键公式：SPICHAR = 字长 - 1。如果你想传输8位数据，就应写入7；传输16位数据，则写入15。务必注意，数据在SPIDAT和SPITXBUF中是左对齐的，而在SPIRXBUF中是右对齐的。例如，发送8位数据0xAB，你需要将其左移8位（变成0xAB00）再写入寄存器。
  • CLKPOLARITY (Bit 6)：时钟极性，如前所述。
  • SPILBK (Bit 4)：回环模式。置1后，模块内部的SIMO和SOMI短接，用于自发自收，验证SPI模块本身和软件逻辑是否正确，无需外部硬件连接。这是极佳的自我测试手段。

• SPICTL (操作控制寄存器)：

  • MASTER_SLAVE (Bit 2)：主从模式选择。0为从，1为主。
  • TALK (Bit 1)：发送使能。此位控制串行数据输出引脚（主模式为SPISIMO，从模式为SPISOMI）是否启用。即使SPI已正确配置，如果TALK=0，输出引脚会呈高阻态，通信将只有接收而无发送。在从模式下，有时需要主动关闭发送以释放总线。
  • SPIINTENA (Bit 0)和OVERRUNINTENA (Bit 4)：中断使能。前者使能传输完成中断（INT_FLAG），后者使能接收溢出中断（OVERRUN_FLAG）。在非FIFO模式下，主要靠这两个中断来管理通信。

• SPISTS (状态寄存器)：

  • INT_FLAG (Bit 6)：中断标志。当一个字符的发送和接收均完成时，硬件自动置1。读取SPIRXBUF寄存器会自动清除此标志。这是查询或中断方式判断数据是否就绪的主要依据。
  • BUFFULL_FLAG (Bit 5)：发送缓冲满标志。向SPITXBUF写入数据后置1，当数据被加载到SPIDAT后清零。可用于流控，确保不覆盖未发送的数据。
  • OVERRUN_FLAG (Bit 7)：接���溢出标志。当SPIRXBUF中的数据尚未被读取，而新的数据又接收完成时，此位置1，且旧数据丢失。必须通过向该位写1来清除。溢出是常见的错误来源，尤其在中断服务不及时时。

3.2 数据与波特率寄存器

• SPIDAT：移位寄存器本身。向它写入数据会直接启动一次传输（主模式）。但在实际编程中，我们通常操作的是SPITXBUF。
• SPITXBUF：发送数据缓冲。写入的数据会在此排队，等待送入SPIDAT。
• SPIRXBUF：接收数据缓冲。读取操作会清除INT_FLAG。
• SPIBRR：波特率寄存器。仅主模式有效。

3.3 FIFO增强功能寄存器组

这是实现高效DMA或大数据块传输的关键。

• SPIFFTX (发送FIFO寄存器)：

  • SPIFFENA (Bit 14)：FIFO功能总开关。必须置1才能使用FIFO。
  • TXFIFO (Bit 13)和SPIFFRX中的RXFIFORESET (Bit 13)：发送/接收FIFO软件复位。配置FIFO前，应先将其清零复位，配置完成后再置1释放。
  • TXFFST (Bits 12-8)/RXFFST (Bits 12-8)：实时反映发送/接收FIFO中当前存有的数据字数。
  • TXFFIL (Bits 4-0)/RXFFIL (Bits 4-0)：中断触发级别。这是配置的精髓。例如，设置TXFFIL=8，则当发送FIFO中剩余字数小于等于8（即已发送超过8个字）时，会触发发送FIFO中断（如果使能了TXFFIENA），此时你可以在中断服务程序中补充数据。同理，设置RXFFIL=8，则当接收FIFO中字数大于等于8时，触发接收中断，提醒你及时取走数据。合理设置这两个值可以平衡中断频率和实时性。
  • TXFFINTCLR (Bit 6)/RXFFINTCLR (Bit 6)：中断标志清除位，写1清除对应中断标志。

• SPIFFCT (FIFO控制寄存器)：

  • TXDLY (Bits 7-0)：传输延迟。定义了从FIFO传输数据到发送移位寄存器SPIDAT之间的SPI时钟周期延迟。适当增加延迟（例如几个时钟周期）可以为某些反应较慢的从设备提供更宽松的时序裕量，避免因数据推送过快而导致从设备采样失败。

3.4 特殊功能寄存器

• SPIPRI (优先级控制寄存器)：
  • STEINV (Bit 1)：SPISTE信号极性反转。某些从设备可能要求片选信号高电平有效，此时可以置1此位。注意：此功能仅在从模式下有效。
  • TRIWIRE (Bit 0)：三线模式。置1后，将禁用SPISOMI引脚，SPI工作在单向（仅发送或仅接收）或半双工模式，此时SPISIMO引脚可能被复用为双向数据线。具体需参考引脚复用和外部电路设计。
  • FREE和SOFT (Bits 4-5)：仿真控制位。当你在调试器中遇到断点时，这两个位决定了SPI模块的行为。FREE=1则自由运行，不受仿真挂起影响；FREE=0时，由SOFT决定：SOFT=0立即停止，SOFT=1则完成当前传输后再停止。在调试实时通信系统时，合理设置这两个位可以避免因断点导致通信时序彻底错乱。

4. 标准配置流程与实战代码剖析

理解了寄存器，我们来看手册推荐的配置流程，并赋予其实际代码意义。配置SPI必须遵循一个核心原则：先复位，再配置，最后释放。

4.1 通用配置步骤详解

1. 进入软件复位状态：SpiaRegs.SPICCR.bit.SPISWRESET = 0;。这一步将SPI置于一个安全、静止的配置状态。在此状态下，你可以随意修改任何配置寄存器而不会引发意外的通信动作。

2. 配置基本通信参数：

   • 设置主从模式：SpiaRegs.SPICTL.bit.MASTER_SLAVE = 1; // 1:主模式， 0:从模式
   • 设置时钟极性与相位：根据从设备要求设置SpiaRegs.SPICCR.bit.CLKPOLARITY和SpiaRegs.SPICTL.bit.CLK_PHASE。
   • 设置波特率（仅主模式）：计算SPIBRR值并写入，例如SpiaRegs.SPIBRR = 9;。
   • 设置字符长度：SpiaRegs.SPICCR.bit.SPICHAR = 7; // 8位数据
   • 使能发送：SpiaRegs.SPICTL.bit.TALK = 1;。

3. （可选）配置FIFO：

   • 使能FIFO增强功能：SpiaRegs.SPIFFTX.bit.SPIFFENA = 1;。
   • 复位FIFO：SpiaRegs.SPIFFTX.bit.TXFIFO = 0; SpiaRegs.SPIFFRX.bit.RXFIFORESET = 0;。
   • 设置FIFO中断级别：例如，SpiaRegs.SPIFFTX.bit.TXFFIL = 8; SpiaRegs.SPIFFRX.bit.RXFFIL = 8;。
   • 使能FIFO中断：SpiaRegs.SPIFFTX.bit.TXFFIENA = 1; SpiaRegs.SPIFFRX.bit.RXFFIENA = 1;。
   • 释放FIFO复位：SpiaRegs.SPIFFTX.bit.TXFIFO = 1; SpiaRegs.SPIFFRX.bit.RXFIFORESET = 1;。

4. （可选）配置中断：

   • 在非FIFO模式，使能接收完成中断和溢出中断：SpiaRegs.SPICTL.bit.SPIINTENA = 1; SpiaRegs.SPICTL.bit.OVERRUNINTENA = 1;。
   • 在FIFO模式，中断使能已在步骤3完成。

5. 清除可能存在的状态标志：作为良好的习惯，在初始化时手动清除状态标志位，特别是溢出标志。SpiaRegs.SPISTS.bit.OVERRUN_FLAG = 1; // 写1清除。

6. 退出软件复位，启动SPI：SpiaRegs.SPICCR.bit.SPISWRESET = 1;。至此，SPI模块开始按照你的配置运行。

4.2 从示例代码看典型应用模式

手册提供了多个示例，我们挑两个最典型的来分析其配置精髓：

• spi_ex1_loopback.c(内部数字回环)： 这是最基本的验证。配置关键点在于将SPICCR.bit.SPILBK置1，使能内部回环。主模式、从模式、时钟相位极性等配置与外部通信完全一致。它不依赖任何外部硬件，是验证SPI驱动层代码和寄存器配置是否正确的最快途径。测试时，发送一组已知数据（如递增序列），然后在接收端验证数据是否一致。

• spi_ex6_eeprom.c(SPI EEPROM读写)： 这是一个经典的外部设备通信案例。除了基本的SPI主模式配置外，关键在于GPIO引脚复用（通过SysConfig或直接配置GPxMUX寄存器，将相应引脚功能设置为SPI），以及实现EEPROM的特定命令序列。例如，写使能（WREN）、页写（WRITE）、读数据（READ）等。每个命令通常以一个操作码（Opcode）开头，后跟地址和数据。代码中会封装如EEPROM_WriteEnable()，EEPROM_WritePage()，EEPROM_Read()等函数，其内部就是通过SPI发送特定的字节流。特别注意：许多EEPROM在写入操作后需要一段t_WR（写周期时间，通常5ms左右）的等待，期间不会响应任何命令，必须通过延时或轮询状态寄存器来确保写入完成。

5. 高级功能与性能优化实战

掌握了基础配置，我们可以进一步挖掘F28003x SPI的潜力，以应对更复杂的应用场景。

5.1 结合DMA实现零CPU开销传输

当需要传输大量数据（如读写大容量SPI Flash、高速ADC连续采样）时，频繁的SPI中断会消耗大量CPU资源。此时，DMA（直接存储器访问）是完美的解决方案。手册中的spi_ex5_loopback_dma.c和spi_ex7_eeprom_dma.c展示了这种用法。

• 发送DMA：配置DMA通道，其触发源为SPI发送FIFO的“空间可用”事件（例如TXFFIL触发）。当发送FIFO有空闲位置时，DMA自动将内存中的数据块搬运到SPITXBUF（或FIFO）。
• 接收DMA：配置另一DMA通道，其触发源为SPI接收FIFO的“数据就绪”事件（例如RXFFIL触发）。当接收FIFO数据达到设定水位时，DMA自动将数据从SPIRXBUF搬运到指定的内存区域。
• 优势：整个大数据块的传输过程无需CPU干预。CPU只需在DMA传输完成中断中，检查一下状态或处理下一批数据即可，极大地解放了CPU算力，用于更关键的控制算法。

5.2 多从设备管理与SPISTE信号

一个SPI主设备可以连接多个从设备，通过不同的SPISTE（片选）引脚进行选择。在F28003x上，SPISTE引脚通常是GPIO复用而来。

• 软件控制片选：将SPISTE对应的GPIO配置为通用输出口。在发起与某个从设备的通信前，手动拉低其对应的片选引脚；通信结束后，再拉高。这种方式最灵活，但需要CPU参与。
• 硬件自动控制（有限支持）：某些微控制器的SPI模块支持硬件自动管理SPISTE，在数据传输期间自动拉低，结束后自动拉高。在F28003x上，需仔细查阅数据手册的“Multi-Buffer”或“Chip Select”相关章节，并非所有型号或所有SPI实例都支持此高级功能。通常，软件控制是更通用可靠的做法。

5.3 高波特率与信号完整性

当SPI时钟达到数十MHz甚至更高时，PCB布局和布线变得至关重要。

• 阻抗匹配：确保时钟线和数据线（尤其是主设备输出线）有连续的参考平面，并尽量缩短走线长度。
• 端接：在高速或长距离传输时，可能需要考虑在传输线末端添加适当的端接电阻，以减少信号反射。
• F28003x的HS_MODE：SPICCR.bit.HS_MODE位用于使能高速模式。使能此模式前，必须通过GPIO复用寄存器（GPxGMUX/GPxMUX）将SPI引脚切换到支持更高速度的复用模式上。否则通信可能失败。具体哪个GPIO支持高速模式，需要查阅芯片的《引脚复用与电气特性》文档。

6. 调试技巧与常见问题排查实录

即使按照手册配置，SPI通信仍可能出问题。以下是我在实际项目中总结的排查清单。

6.1 通信完全无反应

• 检查清单：
  1. 时钟与电源：示波器检查SPICLK引脚是否有波形？从设备是否已上电？
  2. 软件复位锁：是否忘记了在配置完成后将SPISWRESET置1？这是最常见的疏忽。
  3. 发送使能：TALK位是否置1？如果为0，主设备SIMO或从设备SOMI输出为高阻。
  4. 主从模式：MASTER_SLAVE配置是否正确？主设备没发时钟，从设备自然没反应。
  5. GPIO复用：SPI引脚（CLK， SIMO， SOMI， STE）是否已正确配置为外设功能，而非普通GPIO？检查GPxMUX和GPxGMUX寄存器。
  6. 波特率过高：主设备波特率是否超出了从设备的最大支持频率？或超出了PCB走线能承载的极限？尝试降低SPIBRR值。

6.2 能收到数据，但数据错误

• 检查清单：
  1. 时钟相位与极性：这是数据错位的头号嫌犯。用示波器同时捕获SPICLK和MOSI/MISO信号，对照数据手册的时序图，检查数据采样边沿和更新边沿是否与从设备期望的（CPOL， CPHA）完全匹配。
  2. 数据对齐：是否忽略了数据在SPITXBUF中需要左对齐，而在SPIRXBUF中为右对齐的规则？对于8位数据，发送时data << 8，接收后data & 0x00FF。
  3. 字符长度：SPICHAR设置是否正确？传输16位数据却配置为8位，会导致高低字节错位。
  4. 字节序（Endianness）：如果传输的是多字节数据（如16位、32位），主从设备间的字节序（大端/小端）是否一致？通常需要在软件层进行转换。

6.3 通信不稳定，偶尔丢数据或溢出

• 检查清单：
  1. 中断服务不及时：在非FIFO模式下，是否在INT_FLAG置起后，未能及时读取SPIRXBUF，导致OVERRUN_FLAG置位（数据被覆盖）？检查中断服务程序的执行时间，或考虑使用FIFO模式。
  2. FIFO中断级别设置不当：在FIFO模式下，如果RXFFIL设置过大，可能导致FIFO已满但中断还未触发，造成后续数据丢失。如果设置过小，又会引起过于频繁的中断。需要根据数据流速率和CPU处理能力折中设置。同样，TXFFIL设置不当可能导致发送FIFO变空，通信出现间隙。
  3. 软件流程问题：在查询方式下，是否在检查BUFFULL_FLAG为0后才写入SPITXBUF？如果盲目写入，可能会覆盖尚未发送的数据。
  4. 信号干扰：用示波器观察SPICLK和数据线的波形是否干净？有无过冲、振铃或毛刺？这可能是信号完整性问题，需要检查PCB布局和端接。

6.4 使用FIFO或DMA时的特殊问题

• FIFO使能失败：确认在配置FIFO相关参数（如TXFFIL，RXFFIL）前，已经将SPIFFENA置1，并且完成了FIFO的复位与释放操作（TXFIFO和RXFIFORESET）。
• DMA不触发：检查DMA通道的配置，确保触发源（SOC）选择正确（例如SPI的发送空或接收满事件），并且DMA的传输字宽与SPI字符长度匹配。同时，确保SPI的FIFO中断使能和级别设置与DMA的触发条件相符。

调试SPI，一台示波器或逻辑分析仪是必不可少的。通过同时抓取CLK、MOSI、MISO和STE信号，你可以直观地看到数据与时钟的对应关系，绝大部分时序和数据问题都无处遁形。从最基本的回环测试开始，逐步增加复杂度，是确保SPI驱动稳定可靠的不二法门。