MibSPI传输组寄存器TG4CTRL-TG7CTRL配置详解与实战

1. MibSPI传输组：从“手动挡”到“自动挡”的通信进化

在嵌入式开发，尤其是汽车电子和工业控制领域，SPI通信就像连接微控制器（MCU）与外部传感器、存储器或执行器的“高速公路”。传统的SPI驱动，我们通常需要手动配置每一次传输的起始、长度和时机，就像开手动挡汽车，每次换挡（发起传输）都需要驾驶员（CPU）的实时干预。当系统需要同时处理来自多个传感器的周期性数据，或者响应外部事件的即时通信时，这种“手动挡”模式会让CPU疲于奔命，系统实时性大打折扣。

这时，像TI Hercules系列MCU中集成的MibSPI（Multi-buffered SPI）模块，就相当于给SPI通信装上了一套高级的“自动巡航”系统。它的核心创新在于传输组（Transfer Group, TG）机制。你可以把每个传输组想象成一个预设好的“自动驾驶路线图”，里面包含了要传输哪些数据（缓冲区地址）、在什么条件下开始传输（触发源和事件），以及传输的规则（单次还是连续）。而TG4CTRL到TG7CTRL这些控制寄存器，就是设置这张“路线图”的控制面板。一旦配置好，MCU的DMA或专用硬件就能接管数据传输，CPU只需在关键时刻（如一组数据传完）进行干预，极大地解放了算力，实现了确定性的、低延迟的通信。今天，我们就来彻底拆解TG4CTRL至TG7CTRL这组寄存器的每一个比特，看看如何通过它们，将复杂的SPI通信任务化繁为简。

2. 传输组控制寄存器全景解析：寄存器地图与核心字段总览

在深入每个比特位之前，我们有必要先建立对TGxCTRL寄存器的整体认知。TG4CTRL到TG7CTRL在结构上是完全一致的，它们就像四胞胎，拥有相同的“基因”（位字段定义），但各自独立控制着编号为4到7的传输组。这种设计保证了配置的一致性，降低了学习成本。

每个TGxCTRL寄存器都是一个32位的控制单元，其位字段可以清晰地划分为几个功能区块。为了直观理解，我们可以将其归纳为以下几个核心部分：

1. 传输使能与模式控制区（Bits 31-29）：这是传输组的“总开关”和“行为模式”设定区。包含TGENA（使能）、ONESHOT（单次模式）和PRST（指针复位模式）三个关键位。
2. 状态与保留区（Bits 28-24）：这里包含一个只读的状态位TGTD（传输组触发状态），用于软件查询传输组是否已被触发并等待或正在服务。其余为保留位（NU），必须写入0。
3. 触发条件配置区（Bits 23-16）：这是传输组的“传感器”和“感应方式”设置区。TRIGEVT（触发事件类型）定义了什么算是一个有效的触发信号（如上升沿、高电平），而TRIGSRC（触发源）则定义了该信号来自哪个物理引脚或内部模块。
4. 缓冲区指针管理区（Bits 15-0）：这是传输组的“路线图”绘制区。PSTART（起始地址）定义了本传输组管理的缓冲区链的起始位置，PCURRENT（当前指针）则是一个只读的“进度指示器”，实时显示下一个将要或正在传输的缓冲区地址。

理解这个结构后，配置一个传输组的基本流程就清晰了：首先，通过PSTART划定数据缓冲区范围；然后，通过TRIGSRC和TRIGEVT设定启动传输的“发令枪”规则；接着，用ONESHOT和PRST定义传输的具体行为模式；最后，置位TGENA，整个“自动驾驶”系统就准备就绪，静候触发信号到来。

注意：虽然TG4-TG7结构相同，但它们拥有独立的优先级。在MibSPI中，传输组编号越小，优先级越高。当多个传输组同时被触发时，高优先级的会先得到服务。TG4-TG7属于较低优先级的传输组，适合处理实时性要求相对稍低或后台的数据流。

3. 核心控制位深度剖析：使能、单次与指针复位

3.1 TGENA：传输组的“总闸门”

TGENA位是每个传输组能否工作的根本。将其置1，相当于打开了这个传输组的“待命”状态。但这里有一个至关重要的细节：使能并不等于立即开始传输。

使能后，传输组会持续监控其配置的触发源（TRIGSRC）上是否发生了指定的触发事件（TRIGEVT）。一旦条件满足，并且没有更高优先级的传输组正在占用SPI总线（处于“活跃传输模式”），或者更高优先级的传输组正处于“传输挂起等待”模式（例如等待外部数据），那么本传输组的传输序列才会启动。

这里引出了MibSPI一个重要的调度机制：基于优先级的硬件仲裁。假设你同时使能了TG2（高优先级）和TG4（低优先级），且两者都被触发。即使TG4先被触发，只要TG2正在传输或已触发等待，TG4就必须“靠边站”，直到TG2完成其所有缓冲区的传输。这种机制对于构建确定性的实时系统至关重要，可以确保关键任务的数据流不被阻塞。

另一个需要警惕的“坑”是：在传输过程中禁用传输组（将TGENA清零）。手册明确指出，这会完成当前正在进行的那个缓冲区的传输，但会中止整个传输组序列中剩余缓冲区的传输。这意味着你可能只传了一部分数据。因此，安全的做法通常是在传输组完成（通过中断或状态位判断）后再禁用，或者在禁用前确保没有未完成的触发。

3.2 ONESHOT：精确控制的“单发模式”

ONESHOT位为解决一个常见问题而生：如何确保主机（CPU）在连续的数据流中有足够的时间处理数据而不丢失？想象一个高速ADC通过SPI发送数据，如果传输组配置为连续触发模式，数据会源源不断地覆盖缓冲区，主机可能来不及读取，新数据就把旧数据冲掉了。

当ONESHOT置1时，传输组进入“单发模式”。在此模式下，一次有效的触发事件仅会执行一次完整的传输组序列（即从PSTART开始，到该组定义的结束地址为止）。更关键的是，这次传输一旦完成，硬件会自动将本组的TGENA位清零。这意味着传输组在执行完一次任务后会自动“关门”，停止响应后续的触发事件。

这个机制给了主机一个明确的“时间窗口”。你可以在配置传输组时，同时使能其传输完成中断。当中断到来，你知道一组数据已经完整地躺在缓冲区里了，可以安全地读取、处理，然后从容地重新置位TGENA，准备下一次触发。这完美实现了硬件驱动的“乒乓缓冲”或“块传输”操作，极大地简化了软件流程并提高了可靠性。

实操心得：在需要软件精确控制每次传输发起时刻的场景，可以组合使用ONESHOT模式和特殊的软件触发。方法是将TRIGSRC设为0000b（禁用外部触发），TRIGEVT设为0111b（ALWAYS，即总是触发），然后置位ONESHOT。此时，你一旦置位TGENA，传输组会立即被触发并执行一次完整传输，然后自动关闭。这相当于一个纯软件控制的“启动”按钮。

3.3 PRST：应对突发事件的“复位策略”

PRST位定义了当传输组正在传输过程中，又来了一个新的触发事件时，硬件该如何处理。这个场景在实际中很常见，比如一个用于读取旋转编码器的传输组正在传输中，但编码器又产生了一个新的脉冲。

• PRST = 0（默认，传输优先）：新来的触发事件会被忽略。传输组会心无旁骛地完成当前整个序列的传输。这适用于数据完整性绝对优先的场景，确保当前数据块不被中断。
• PRST = 1（事件优先）：新来的触发事件会���置传输组的当前指针PCURRENT回起始地址PSTART。这意味着当前传输会被立即中止（或完成后立即重启），并从缓冲区开头重新开始新一轮传输。

这里有一个极其重要的限制：PRST位仅对电平触发（TRIGEVT配置为高有效或低有效）的传输组有意义。对于边沿触发（上升沿、下降沿、双边沿）的传输组，PRST位是无效的。原因在于边沿触发是瞬态事件，在传输完成前再来一个边沿，硬件无法区分这是新的触发还是噪声，因此设计上不允许边沿触发在传输中被重启。而电平触发是一个持续的状态，硬件可以明确判断“触发条件依然满足”，从而执行复位指针的操作。

例如，你配置一个传输组在某个GPIO为高电平时持续循环发送一组数据（TRIGEVT = 高有效）。如果传输中途，该GPIO被短暂拉低后又恢复高电平，若PRST=1，则传输会从缓冲区开头重新开始；若PRST=0，则这次电平变化会被忽略，传输继续。选择哪种策略，完全取决于你的应用逻辑。

4. 触发机制详解：如何精准定义传输的起点

触发机制是传输组自动化的灵魂，它决定了“何时开始传输”。这部分配置集中在TRIGSRC和TRIGEVT两个字段。

4.1 TRIGSRC：选择你的“发令枪”

TRIGSRC是一个4位字段，用于选择触发信号的来源。其编码表在手册中给出，核心选项分为两大类：

1. 外部触发源（EXT0 - EXT13）：这是最常用的触发方式，通常映射到MCU的特定引脚或内部外设（如HET高分辨率定时器模块的输出）。例如，你可以将一个ADC的转换完成信号连接到MibSPI的EXT0引脚，这样每次ADC转换完成，就自动触发一次SPI数据传输，将结果发送出去。关键点在于：具体哪个物理引脚或模块信号对应EXTx，需要查阅你所使用的特定MCU型号的数据手册和引脚复用表，这部分是芯片相关的。
2. 内部触发源（TICK）：这是MibSPI模块内部的周期性定时器（Tick计数器）产生的触发。你可以配置Tick计数器的周期，从而实现固定时间间隔的自动传输，非常适合用于周期性数据上报或扫描。

配置示例：假设根据你的MCU手册，EXT1映射到HET[24]引脚。你想用这个引脚上的信号来触发TG4，那么就需要将TG4CTRL寄存器的TRIGSRC字段配置为0010b。

4.2 TRIGEVT：定义“扣动扳机”的方式

选好了发令枪（TRIGSRC），还要定义扣动扳机的方式，这就是TRIGEVT字段的作用。它是一个4位字段，定义了何种信号变化构成一个有效触发。

• 0000b- NEVER：永不触发。通常用于临时禁用某个触发源，或配合软件触发模式。
• 0001b- Rising Edge：上升沿触发。信号从0变1的瞬间，启动一次传输。适用于脉冲型信号。
• 0010b- Falling Edge：下降沿触发。信号从1变0的瞬间触发。
• 0011b- Both Edges：双边沿触发。信号任何变化都触发。适用于需要捕获每个状态变化的场景。
• 0101b- High-active：高电平有效。这是一个电平触发模式。只要触发源信号为高电平，传输组就会连续、循环地执行传输（除非ONESHOT=1）。当电平变低时，正在进行的传输会被停止。
• 0110b- Low-active：低电平有效。与高电平有效相反。
• 0111b- ALWAYS：总是触发。这是一种特殊模式，通常用于纯软件触发。当TRIGSRC被禁用（设为0000b）且ONESHOT=1时，一旦置位TGENA，传输立即开始。

电平触发与边沿触发的本质区别： 边沿触发是事件型的，捕获一个瞬态跳变，执行一次操作（或一个序列）。电平触发是状态型的，只要条件满足，就持续重复操作。理解这一点对正确配置PRST和预期系统行为至关重要。

5. 缓冲区指针管理：数据组织的基石

传输组管理的是一组连续的内存缓冲区。PSTART和PCURRENT这两个指针就是管理这组缓冲区的核心工具。

5.1 PSTART：定义传输组的“领地”

PSTART是一个8位（或更多，取决于具体芯片的缓冲区总数）的读/写字段，它存储了本传输组所管理的缓冲区链的起始地址。这里的“地址”指的是MibSPI内部缓冲区的索引号，通常是0到127或0到255。

MibSPI模块内部有一个大的缓冲区RAM，被所有传输组共享。每个传输组通过PSTART声明自己管理的缓冲区范围。一个传输组的结束地址PEND并不是直接配置的，而是由下一个传输组的PSTART隐式定义。规则是：PEND[TGx] = PSTART[TGx+1] - 1。

这意味着传输组的缓冲区范围是连续分配且互不重叠的。例如，你有TG4和TG5，配置TG4.PSTART = 10，TG5.PSTART = 20。那么TG4就管理缓冲区10到19，TG5管理缓冲区20到下一个传输组起始地址减1的区域。这种设计避免了缓冲区冲突，简化了内存管理。

PSTART的值会在三种情况下被硬件自动拷贝到PCURRENT中：

1. 当传输组被使能（TGENA从0变为1）时。
2. 当传输组完成一轮传输（指针走到PEND）时。
3. 当PRST=1且新的触发事件到来时（指针复位）。

5.2 PCURRENT：透明的“进度指示器”

PCURRENT是一个只读字段，它实时指示了下一个将要传输的缓冲区索引。在传输进行中，它指向当前正在传输的缓冲区；在传输组等待触发时，它指向即将开始传输的缓冲区。

PCURRENT的价值在于为软件提供了监控传输进度的窗口。例如，在复杂的传输序列中，你可以通过轮询或结合中断来读取PCURRENT，判断传输进行到了哪个缓冲区。这在调试和实现一些高级流控时非常有用。

另一个需要注意的行为是“挂起到等待”模式。如果高优先级传输组抢占总线，当前传输组会进入“挂起”状态。此时，PCURRENT会保持指向被挂起的那个缓冲区地址。当传输组恢复后，会从这个缓冲区继续传输，确保了数据的连续性，不会重复或丢失。

6. 实战配置流程与代码示例

理解了所有位字段后，我们来看一个完整的配置案例。假设我们需要使用TG4实现以下功能：通过外部引脚EXT1的上升沿触发，单次发送位于缓冲区索引40到49的10个数据字，并且在传输过程中，如果新的上升沿到来，则忽略它（保证当前数据块完整）。

步骤1：规划缓冲区确保缓冲区40到49已被正确初始化，写入了要发送的数据（通过MibSPI的缓冲器访问寄存器）。

步骤2：计算并设置PSTART假设TG5的PSTART被配置为50（或我们暂时只用到TG4，则TG4的结束地址就是整个缓冲区RAM的末尾）。那么TG4的PSTART应设置为40。

步骤3：配置TG4CTRL寄存器我们需要按位组合出寄存器的值。假设寄存器地址基址为MIBSPI_BASE。

// 假设寄存器地址定义 #define MIBSPI_BASE 0xFFF7F800 #define TG4CTRL (*(volatile uint32_t *)(MIBSPI_BASE + 0xA8)) void configure_TG4(void) { uint32_t reg_value = 0; // Bit 31: TGENA = 0 (先不使能，等全部配置完再打开) // Bit 30: ONESHOT = 1 (单次模式) reg_value |= (1UL << 30); // Bit 29: PRST = 0 (传输优先，忽略传输中的新触发) // PRST位保持为0 // Bits 23-20: TRIGEVT = 0001b (上升沿触发) reg_value |= (0x1UL << 20); // Bits 19-16: TRIGSRC = 0010b (EXT1，具体映射需查芯片手册) reg_value |= (0x2UL << 16); // Bits 15-8: PSTART = 40 (0x28) reg_value |= (40UL << 8); // Bits 7-0: PCURRENT 是只读的，无需配置 // 将计算好的值写入寄存器 TG4CTRL = reg_value; // 最后，置位TGENA，使能传输组，使其进入待触发状态 // 注意：直接置位Bit 31，而不影响其他位，通常使用或操作 TG4CTRL |= (1UL << 31); }

步骤4：连接硬件与测试确保EXT1引脚对应的外部硬件信号（如一个GPIO按钮或另一个外设的输出）能够产生上升沿。当上升沿到来时，TG4会自动将缓冲区40到49的数据通过SPI发送出去。发送完成后，TGENA位会自动清零，TGTD位也会反映状态变化。你可以通过使能传输完成中断或轮询TGTD及PCURRENT来确认传输完成。

7. 高级应用场景与配置技巧

7.1 构建多速率数据采集系统

假设系统需要以100Hz采集传感器A，以1kHz采集传感器B。你可以将Tick计数器配置为100us周期，并用它触发TG4（TRIGSRC=TICK,TRIGEVT=rising edge）来服务1kHz的传感器B。同时，配置一个GPIO定时产生10ms周期脉冲作为EXT0，触发TG5服务100Hz的传感器A。MibSPI的硬件仲裁会自动处理这两个不同优先级和周期的任务，CPU无需频繁介入计时。

7.2 实现软件控制的流式传输

对于需要主机动态控制的大量数据发送，可以结合ONESHOT和“挂起到等待”模式。配置一个传输组为软件触发（TRIGSRC=disabled,TRIGEVT=ALWAYS,ONESHOT=1）。当CPU准备好一批数据并填入缓冲区后，简单地置位TGENA即可启动传输。传输完成后自动停止并产生中断，CPU在中断服务程序中准备下一批数据并再次使能传输组。这实现了高效的“双缓冲”或“链式”DMA-like操作。

7.3 处理传输冲突与优先级管理

当多个传输组同时被触发，或者低优先级传输组被高优先级组抢占时，理解状态寄存器（如LTGPEND）至关重要。LTGPEND寄存器中的“TG IN SERVICE”字段会告诉你当前正在服务哪个传输组。当一个传输组被触发但无法立即服务时，其TGTD位会保持为1。软件可以通过查询这些状态位，来诊断系统是否过载，或者某个高优先级任务是否阻塞了关键的低优先级通信。

避坑指南：

1. 初始化顺序：建议先配置所有传输组的PSTART，确保缓冲区范围不重叠，然后再配置其他控制位，最后再使能（置位TGENA）。避免在传输组使能状态下修改PSTART，可能导致不可预知的行为。
2. 电平触发与PRST：使用电平触发模式（高/低有效）时，务必想清楚PRST的设置。如果希望信号持续期间严格循环发送，设PRST=1；如果希望每次电平有效期间只完成一轮发送，设PRST=0并配合ONESHOT=1（但注意ONESHOT在电平触发下只执行一次循环）。
3. 状态查询：不要仅依赖TGTD判断传输是否完成。TGTD=1表示已触发且在等待/服务中。传输真正完成（所有缓冲区发完）的标志通常在MibSPI的中断标志寄存器或缓冲区状态寄存器中。完整的判断逻辑是：TGTD由1变0，且结合传输完成中断标志或检查PCURRENT是否已超出本组范围。
4. 芯片差异：TRIGSRC的具体映射（EXTx对应哪个引脚）、缓冲区总大小（决定PSTART/PCURRENT的位宽）可能因MCU型号而异。务必以你所使用芯片的《技术参考手册》为准，本文的描述基于通用原理。

通过对TG4CTRL至TG7CTRL这组寄存器的抽丝剥茧，我们可以看到MibSPI传输组机制的精妙之处。它将SPI通信从简单的字节搬运工，升级为了一个可编程的、事件驱动的数据流调度引擎。掌握这些寄存器的配置，意味着你能够将复杂的通信时序和数据处理任务卸载给硬件，从而为嵌入式系统赢得宝贵的CPU周期和确定性的实时响应能力。在实际项目中，多花时间设计好传输组的划分和触发逻辑，往往能带来系统架构级别的优化。