21天学pcie--PCIe 是“串行”的，为什么比并行快？
。
目录
第 3 篇：PCIe 是“串行”的，为什么比并行快？
一、先说一个“反直觉”的事实
二、并行总线的“原罪”
1️⃣ 并行总线的理想世界
2️⃣ 现实一：时钟偏移（Clock Skew）
3️⃣ 现实二：数据偏移（Data Skew）
4️⃣ 现实三：串扰（Crosstalk）
5️⃣ 现实四：功耗和成本
三、并行总线的“天花板”
四、PCIe 的“破局之道”：串行 + 差分
1️⃣ 只用一对线（Lane）
2️⃣ 差分信号：天生抗干扰
3️⃣ 时钟嵌在数据里（CDR）
五、那“并行”去哪儿了？
六、为什么 PCIe 反而更快？
七、一个直观类比（很重要）
PCI-X 像什么？
PCIe 像什么？
八、一句话总结（必记）
九、本篇重点回顾
第 3 篇：PCIe 是“串行”的，为什么比并行快？
✅ 难度：入门 → 进阶
✅ 关键词：并行总线瓶颈、时钟偏移、信号完整性、串行化
✅ 适合：硬件工程师、FPGA、驱动、对总线原理感兴趣的开发者
一、先说一个“反直觉”的事实
在 PCIe 之前，计算机总线的发展路线是这样的：
位宽越来越宽 → 频率越来越高 → 最后撞墙
PCI：32 位 → 64 位
PCI-X：133MHz → 266MHz → 533MHz
但到了后来：
❌ 位宽再也加不动
❌ 频率再也提不上去
于是，PCIe 做了一个违背祖宗的决定：
放弃并行，全面串行
结果却是——速度反而翻了几倍、几十倍。
二、并行总线的“原罪”
要理解 PCIe 为什么快，必须先理解：
并行总线为什么慢。
1️⃣ 并行总线的理想世界
理想中，并行总线是这样的：
CLK D0 D1 D2 D3 ... D31一根时钟线
多根数据线
同一时刻，所有线一起采样
📌看起来很美，现实很残酷
2️⃣ 现实一：时钟偏移（Clock Skew）
问题是：
时钟到达每个芯片的时间不一样
CPU 发出的 CLK ├─ 到 Device A：1ns ├─ 到 Device B：1.2ns └─ 到 Device C：1.5ns频率越高，这个问题越致命：
133MHz：还能忍
266MHz：开始吃力
533MHz：直接崩盘
📌时钟一歪，数据全乱
3️⃣ 现实二：数据偏移（Data Skew）
不仅是时钟，数据线之间也有差异：
PCB 走线长度不同
介质不一致
温度漂移
结果就是：
同一时刻发出的数据，不能同时到达
D0 先到 D1 晚一点 D2 更晚📌并行线越多，对齐越难
4️⃣ 现实三：串扰（Crosstalk）
32 根、64 根线挤在一起：
线间电容
互感
边沿抖动
频率一高：
信号互相“打架”
眼图直接闭上
📌并行总线 = 高频噪声制造机
5️⃣ 现实四：功耗和成本
并行总线意味着：
更多引脚
更宽的封装
更复杂的 PCB
更贵的连接器
📌性能和成本呈指数级上升
三、并行总线的“天花板”
总结一下，并行总线有三个无法突破的瓶颈：
瓶颈 | 说明 |
|---|---|
时钟偏移 | 高频下无法对齐 |
信号完整性 | 串扰、反射严重 |
扩展性 | 位宽和频率都到头了 |
📌不是工程师不行，是物理规律不允许
四、PCIe 的“破局之道”：串行 + 差分
PCIe 的解决方案非常“暴力”：
既然并行走不通，那就只留一条路，然后把这条路修到极致。
1️⃣ 只用一对线（Lane）
PCIe 的最小单位是Lane：
TX+ TX- RX+ RX-✅ 只有一对发送
✅ 只有一对接收
📌没有并行对齐问题
2️⃣ 差分信号：天生抗干扰
差分信号的精髓在于：
电压差 = 信号外界干扰同时作用在两根线上：
✅ 共模噪声被抵消
✅ 抗干扰能力极强
📌这就是 PCIe 敢跑 32GT/s 的底气
3️⃣ 时钟嵌在数据里（CDR）
PCIe不使用独立的时钟线，而是：
从数据流中恢复时钟（Clock Data Recovery, CDR）
好处是：
✅ 没有时钟偏移问题
✅ 不需要严格等长
✅ 频率可以无限提高（理论上）
📌这是串行总线超越并行的关键技术
五、那“并行”去哪儿了？
很多人问：
“PCIe 不是串行吗？那并行呢？”
答案是：
✅物理层串行，逻辑层仍然并行
PCIe 的做法是：
软件/协议：并行数据 ↓ 串行化（Serializer） ↓ 物理层：串行传输 ↓ 解串化（Deserializer） ↓ 并行交给设备📌并行交给逻辑，串行交给物理
六、为什么 PCIe 反而更快？
我们把 PCIe 和 PCI-X 放在一起对比：
对比项 | PCI-X | PCIe |
|---|---|---|
位宽 | 64 位 | 1 位 |
频率 | ≤ 533MHz | ≥ 2.5GHz |
时钟 | 外部 | 内嵌 |
串扰 | 严重 | 极低 |
扩展性 | 差 | 极好 |
📌PCIe 用“高频 + 多通道”打败了“宽总线”
七、一个直观类比（很重要）
PCI-X 像什么？
一辆超宽的卡车
一次拉很多货
但转弯困难
速度上不去
路还要特别宽
PCIe 像什么？
一支摩托车队
每辆车很快
灵活
可以无限扩编
高速公路随便跑
📌车队的总运力，远超那辆宽卡车
八、一句话总结（必记）
**并行总线的瓶颈不在“位宽”，而在“对齐”；
PCIe 用串行化 + 差分 + 时钟恢复，绕开了所有物理限制。**
九、本篇重点回顾
✅ 并行总线的三大死穴：时钟偏移、数据偏移、串扰
✅ 频率越高，并行越难
✅ PCIe 用“串行 + 差分”解决信号完整性问题
✅ CDR 消除了时钟对齐问题
✅ 物理串行，逻辑仍并行