MSPM0 I2C DMA传输配置详解：从FIFO触发到低功耗数据搬运

1. 项目概述

在嵌入式系统开发中，尤其是面对MSPM0这类资源受限但性能要求不低的微控制器时，如何高效地处理外设数据流是一个核心挑战。I2C作为一种广泛使用的串行通信总线，其数据传输效率直接影响到整个系统的响应速度和功耗。传统的轮询或中断方式处理I2C数据，会频繁打断CPU，在处理大量或连续数据时显得力不从心。这时，直接内存访问（DMA）技术就成了我们的“性能倍增器”。

简单来说，DMA就像一个专职的“数据搬运工”。当I2C模块的FIFO（先入先出缓冲区）达到预设的填充水平时，它会发出一个“触发信号”。这个信号不是去叫醒CPU，而是直接唤醒DMA控制器。DMA控制器随即根据预先配置好的“任务清单”（源地址、目标地址、数据量），默默地在后台完成数据在I2C FIFO和系统内存之间的搬运工作。整个过程CPU无需参与，可以继续执行其他任务，或者进入低功耗模式“睡大觉”，从而实现了高效、低功耗的数据传输。

MSPM0的I2C模块为实现这一高效流程提供了精细化的硬件支持，其核心在于两套并行的“事件-中断”管理系统：一套服务于CPU中断（CPU_INT），另一套则专为DMA触发（DMA_TRIG0和DMA_TRIG1）设计。理解并正确配置DMA_TRIG0/1相关的事件管理寄存器（IMASK,RIS,MIS,ISET,ICLR），以及与之关联的FIFO控制寄存器，是解锁I2C DMA传输潜能的关键。本文将深入解析这些寄存器的功能、交互逻辑，并通过一个具体的I2C主设备（Controller）接收数据的DMA配置实例，手把手带你实现从理论到实践的跨越。

2. I2C DMA触发与中断系统架构解析

2.1 双通道事件管理：DMA_TRIG0 与 DMA_TRIG1

MSPM0 I2C模块的DMA触发机制设计得非常清晰，它通过两个独立的事件管理寄存器组来服务两个DMA通道：DMA_TRIG0和DMA_TRIG1。你可以将它们理解为两个独立的“门铃”，每个门铃连接到一个特定的DMA通道。

• DMA_TRIG0：通常关联到DMA通道1。当该通道的DMA传输完成时，会产生MDMA_DONE_TX（主发送完成）和MDMA_DONE_RX（主接收完成）中断。
• DMA_TRIG1：通常关联到DMA通道2。当该通道的DMA传输完成时，会产生SDMA_DONE_TX（从发送完成）和SDMA_DONE_RX（从接收完成）中断。

这里的“主”（Master/C）和“从”（Slave/S）指的是I2C总线上的角色。关键在于，每个DMA_TRIGx事件组可以配置为响应多种I2C内部事件，最常用的就是FIFO的触发事件。例如，你可以配置DMA_TRIG1的触发源为MTXFIFOTRG（主发送FIFO触发），而DMA_TRIG0的触发源为SRXFIFOTRG（从接收FIFO触发）。这样，当主设备的发送FIFO数据量低于或等于某个阈值时，就会自动触发DMA通道2来填充数据；当从设备的接收FIFO数据量达到或超过某个阈值时，就会自动触发DMA通道1来取走数据。

这种设计提供了极大的灵活性，允许你将不同的数据流（发送、接收、主、从）映射到不同的DMA通道，实现并行、高效的数据管理。

2.2 中断状态寄存器组：RIS, MIS, IIDX

无论是CPU中断还是DMA触发，其根源都是I2C模块内部产生的各种事件（Event）。这些事件的状态通过三组核心寄存器来管理和查询：

1. 原始中断状态寄存器（RIS - Raw Interrupt Status）： 这是最底层的寄存器，它真实地、无条件地反映了所有中断事件的发生状态。无论该中断是否被使能（屏蔽），只要事件发生，对应的RIS位就会被硬件置1。它就像是一个全天候运行的监控探头，记录下所有“动静”。

2. 屏蔽后中断状态寄存器（MIS - Masked Interrupt Status）： 这个寄存器是RIS和中断屏蔽寄存器（IMASK）进行逻辑“与”操作的结果。只有当某个事件的RIS位为1并且其在IMASK寄存器中对应的使能位也为1时，该事件的MIS位才为1。MIS的状态直接决定了是否会产生通往CPU或DMA控制器的实际中断信号。你可以把它理解为一道“安检门”，只有被IMASK“许可”的事件才能通过。

3. 中断索引寄存器（IIDX - Interrupt Index）： 当有多个中断事件同时发生且都被使能时，IIDX寄存器会给出当前优先级最高的那个中断的编号。读取这个寄存器不仅能知道最高优先级的中断是什么，还会自动清除该中断在RIS和MIS中的标志位（对于CPU_INT组）。这在多中断源、单向量中断服务程序（ISR）中非常有用，可以快速定位中断源。

这三组寄存器在CPU_INT、DMA_TRIG0、DMA_TRIG1三个域中都有独立的副本。例如，CRXFIFOTRG（主接收FIFO触发）事件，在CPU_INT组的RIS中会有对应位（用于产生CPU中断），在DMA_TRIG0或DMA_TRIG1组的RIS中也会有对应位（用于产生DMA触发）。你需要根据你的需求，在相应的域中配置IMASK来启用它。

2.3 事件模式配置：EVT_MODE 寄存器

EVT_MODE寄存器是一个全局性的配置开关，它决定了三个中断/事件输出线（CPU_INT，DMA_TRIG0，DMA_TRIG1）的工作模式。

• INT0_CFG(对应CPU_INT): 通常配置为01b（软件模式）。在此模式下，当中断事件发生时，需要软件手动读取IIDX或向ICLR寄存器相应位写1来清除RIS标志位。
• INT1_CFG(对应DMA_TRIG1) 和EVT2_CFG(对应DMA_TRIG0):对于DMA触发，强烈建议配置为10b（硬件模式）。在此模式下，当DMA控制器响应触发并启动传输后，硬件会自动清除对应的RIS标志位。这避免了软件干预的延迟，确保了DMA触发链路的连续性和高效性。

注意：如果为DMA触发事件选择了软件模式，你必须在DMA传输完成的中断服务程序中手动清除RIS标志，否则该触发事件将无法再次产生，导致DMA传输停滞。硬件模式省去了这一步，是更可靠的选择。

3. 核心寄存器详解与配置流程

3.1 DMA触发事件配置寄存器组

以DMA_TRIG1组为例（偏移地址从0x1058开始），其寄存器布局与CPU_INT组类似，但仅包含与FIFO触发相关的几个关键位。DMA_TRIG0组（偏移地址从0x1088开始）结构完全相同。

配置要点：

1. 确定触发源：根据你的数据传输方向（发送/接收）和I2C角色（主/从），选择正确的触发事件位。例如，主设备接收数据应使能CRXFIFOTRG。
2. 设置触发阈值：触发事件何时产生？这由FIFO控制寄存器（CFIFOCTL或TFIFOCTL）中的RXTRIG和TXTRIG字段决定。例如，设置CFIFOCTL.RXTRIG = 4，表示当主接收FIFO中的数据大于等于4字节时，CRXFIFOTRG事件才会发生。
3. 使能触发：在对应的DMA_TRIGx.IMASK寄存器中，将选定的触发事件位置1。
4. 设置事件模式：在EVT_MODE寄存器中，将对应的INTx_CFG字段设置为10b（硬件模式）。

3.2 FIFO控制与状态寄存器

DMA触发离不开FIFO的配置。以主设备（Controller）的FIFO为例：

• CFIFOCTL(偏移0x1238)：

  • RXTRIG[2:0](Bit 10-8):接收FIFO触发阈值。定义何时产生CRXFIFOTRG事件。例如，0=>=1字节触发，7=>=8字节触发。通常设置为略小于FIFO深度的一半，以平衡响应速度和中断/DMA触发频率。设为0无效。
  • TXTRIG[2:0](Bit 2-0):发送FIFO触发阈值。定义何时产生CTXFIFOTRG事件。例如，0=FIFO空时触发，1=<=1字节时触发（即FIFO至少有7个空位）。对于发送，通常设置为1或2，让DMA在FIFO快空时及时补充数据，避免总线空闲。
  • RXFLUSH/TXFLUSH(Bit 15, 7): 写1可清空对应的FIFO。操作前需确保I2C控制器不忙（CSR.BUSY == 0），操作后需等待CFIFOSR中的对应FLUSH位变为0。

• CFIFOSR(偏移0x123C)：

  • RXFIFOCNT[3:0](Bit 3-0): 当前接收FIFO中可读的字节数。
  • TXFIFOCNT[3:0](Bit 11-8): 当前发送FIFO中剩余的空闲位置（即可写入的字节数）。复位后默认值为8（空）。
  • 重要提示：该寄存器应在I2C控制器空闲时（CSR.BUSY == 0）读取，以确保值的准确性。

3.3 一个完整的I2C主设备接收DMA配置示例

假设场景：MSPM0作为I2C主设备，从某个传感器连续读取64字节数据，使用DMA自动将数据从I2C接收FIFO搬运到内存数组rx_buffer。

步骤1：I2C控制器基础配置

1. 配置GPIO引脚复用为I2C功能。
2. 配置系统时钟，并使能I2C模块时钟。
3. 配置I2C时钟速率（通过CTPR寄存器）。
4. 使能I2C控制器（CCR.ACTIVE = 1）。

步骤2：配置FIFO与触发阈值

// 假设使用 I2C0 实例 I2C0->CFIFOCTL = (0x4 << 8) | (0x1 << 0); // RXTRIG = 4 (>=4字节触发), TXTRIG = 1 (<=1字节时触发)

这里设置接收触发阈值为4字节。当FIFO中数据达到4字节时，将产生CRXFIFOTRG事件。

步骤3：配置DMA_TRIG事件组我们计划使用DMA_TRIG0通道来处理主设备接收。

// 1. 设置事件模式为硬件自动清除 (10b) I2C0->EVT_MODE = (0x2 << 2); // INT1_CFG (DMA_TRIG1) 保持默认或配置，EVT2_CFG (DMA_TRIG0) 设为硬件模式 // 2. 在 DMA_TRIG0 事件组中，使能主接收FIFO触发事件 I2C0->DMA_TRIG0_IMASK = 0x1; // 使能 CRXFIFOTRG (Bit 0) // 注意：寄存器名需参考具体SDK或头文件，此处为示意。实际可能是类似 I2C0->IMASK_DMATRIG0 的宏。

步骤4：配置DMA控制器

1. 配置DMA通道：选择一个DMA通道（例如通道1），将其触发源配置为I2C0_RX_DMA_TRIG0（具体名称查数据手册或SDK）。
2. 配置传输参数：
   • 源地址 (Source Address)：设置为I2C接收数据寄存器地址（I2C0->CRXDATA）。
   • 目标地址 (Destination Address)：设置为内存中rx_buffer的地址。
   • 传输数量 (Transfer Size)：设置为64。
   • 源地址增量 (Source Increment)：不增量（每次都是从同一个FIFO数据寄存器读取）。
   • 目标地址增量 (Destination Increment)：增量（数据依次存放到内存数组中）。
   • 数据宽度 (Data Size)：设置为字节（8位）。
3. 启用DMA通道：使能该DMA通道，等待触发。

步骤5：启动I2C接收事务

// 配置目标设备地址和传输方向（接收） I2C0->CSA = (SENSOR_ADDR << 1) | 0x1; // 假设7位地址，最后1位表示读方向 // 配置控制寄存器：使能BURST模式，设置传输长度，生成START和STOP信号 I2C0->CCTR = (64 << 16) | (1 << 2) | (1 << 1) | (1 << 0); // CBLEN=64, STOP=1, START=1, BURSTRUN=1

一旦BURSTRUN置位，I2C控制器将启动传输，发送地址和读命令。当从设备返回数据，填满接收FIFO达到4字节阈值时，CRXFIFOTRG事件发生。

步骤6：事件触发与DMA搬运

1. CRXFIFOTRG事件导致DMA_TRIG0_RIS对应位置1。
2. 由于DMA_TRIG0_IMASK已使能该事件，且EVT_MODE配置为硬件模式，DMA_TRIG0_MIS位有效，向DMA控制器发出触发信号。
3. DMA控制器启动，从I2C0->CRXDATA读取1字节数据，写入rx_buffer[0]，传输计数器减1。
4. 硬件自动清除：在DMA传输启动后，硬件自动将DMA_TRIG0_RIS中的CRXFIFOTRG标志位清零，为下一次触发做准备。
5. I2C控制器继续接收数据，FIFO再次被填充。每当FIFO数据量再次>=4字节，CRXFIFOTRG事件再次发生，触发DMA进行下一次搬运（每次搬运量取决于DMA配置的每次请求传输量，通常为1字节）。如此循环，直到64字节全部接收完成。
6. 当I2C控制器完成所有字节传输并发出STOP信号后，会产生CRXDONE（接收完成）中断（在CPU_INT组）。你可以在此中断服务程序中检查DMA传输是否也已完成，或进行后续处理。

4. 常见问题与调试技巧实录

4.1 DMA不触发或触发一次后停止

这是配置DMA触发时最常见的问题。

• 检查EVT_MODE配置：确认你使用的DMA_TRIGx事件线在EVT_MODE寄存器中是否配置为硬件模式（10b）。如果误设为软件模式（01b），则首次触发后RIS标志会保持置位状态，阻塞后续所有触发。解决方法：将其配置为10b。
• 检查IMASK使能：确认在正确的DMA_TRIGx_IMASK寄存器中，已使能你期望的FIFO触发位（如CRXFIFOTRG）。
• 检查FIFO触发阈值：确认CFIFOCTL.RXTRIG或TXTRIG设置是否合理。例如，如果设置RXTRIG=7（>=8字节触发），但你的FIFO深度只有8字节，且每次DMA只搬运1字节，那么几乎总是在FIFO满时才触发，效率低下且可能在最后一次传输时因数据不足8字节而无法触发。建议值：对于8字节FIFO，接收触发设为4，发送触发设为1或2。
• 检查DMA通道配置：在DMA控制器侧，确认通道的触发源选择正确，且通道已使能。
• 使用ISET寄存器测试：在初始化完成后，I2C和DMA配置好但尚未启动传输时，可以尝试软件置位触发事件来测试DMA链路是否通畅。

  I2C0->DMA_TRIG0_ISET = 0x1; // 软件模拟 CRXFIFOTRG 事件

  如果DMA配置正确，这应该能启动一次DMA传输。这是一个非常有效的隔离测试方法。

4.2 数据错乱或丢失

• FIFO Flush时机不当：在启动DMA传输前或切换传输模式时，没有清空FIFO，导致残留数据干扰。解决方法：在关键操作（如改变传输方向、重启传输）前，检查CSR.BUSY位为0后，对CFIFOCTL中的RXFLUSH或TXFLUSH位写1，并轮询CFIFOSR中对应的FLUSH位直到为0。
• DMA传输宽度与FIFO访问不匹配：I2C FIFO数据寄存器是8位的。如果DMA配置的数据宽度是16位或32位，会导致一次访问读取多个寄存器地址（可能跨越到其他寄存器），造成数据错乱。务必确保DMA传输的数据宽度为8位（字节）。
• 内存缓冲区对齐与溢出：确保DMA目标内存地址对齐正确，且分配的缓冲区大小不小于DMA配置的传输总量。防止内存越界。

4.3 如何判断DMA传输完成？

DMA触发处理数据搬运，I2C控制器处理总线时序。两者结束的时机可能略有不同。

1. I2C事务完成：通过查询CSR.BUSY位变为0，或使能CPU_INT组中的CRXDONE/CTXDONE中断来判断。
2. DMA传输完成：DMA控制器通常有自己的传输完成中断或标志位。需要使能DMA通道的传输完成中断，并在其ISR中处理。最佳实践：在I2C传输完成中断（CRXDONE）中，检查DMA传输是否也已完成（通过查询DMA控制器状态）。如果DMA未完成，可能需要短暂等待或处理异常（如总线错误导致I2C提前终止，但DMA还在等待数据）。

4.4 调试技巧：寄存器状态快照

当问题出现时，不要盲目修改代码。先获取一份关键寄存器的状态快照：

1. CSR：查看BUSY,IDLE,ERR,ARBLST,ADRACK,DATACK状态，确定I2C总线层是否正常。
2. CFIFOSR：查看RXFIFOCNT和TXFIFOCNT，了解FIFO的实时数据量。
3. DMA_TRIGx_RIS/MIS：查看预期的触发事件标志是否被置位。
4. DMA控制器的状态寄存器：查看DMA通道是否使能、是否触发、剩余传输量等。

通过对比预期状态和实际状态，可以快速定位问题是出在I2C事件生成层、DMA触发链路还是DMA传输层。

5. 进阶应用与优化建议

5.1 双缓冲与循环DMA

对于持续不断的数据流，可以配置DMA为循环模式（Circular Mode），并设置两个缓冲区（双缓冲）。当DMA正在填充缓冲区A时，CPU可以处理已经满的缓冲区B。DMA完成A后自动切换到B，如此循环。结合I2C FIFO触发，可以实现极低CPU占用的连续数据采集。

5.2 混合中断与DMA

并非所有操作都必须用DMA。对于单次、短小的控制命令（如写传感器寄存器地址），使用CPU中断或轮询模式可能更简单。对于大数据量的数据块传输，则启用DMA。你可以在一次复合I2C操作中混合使用：先通过CPU中断发送命令字，然后立即配置并启动DMA进行数据段的读取。

5.3 低功耗考量

DMA的最大优势之一就是在数据传输期间允许CPU进入睡眠模式。配置步骤：

1. 正确配置I2C DMA触发和DMA控制器。
2. 在启动I2C DMA传输后，将CPU置为适当的低功耗模式（如Sleep）。
3. DMA传输完成或I2C传输完成时，会产生中断将CPU唤醒。

关键点：确保DMA完成中断或I2C完成中断的NVIC（嵌套向量中断控制器）是使能的，并且低功耗模式不会关闭相关模块的时钟。

5.4 超时与错误处理

务必使能I2C的超时功能（TIMEOUT_CTL寄存器），并配置合理的超时值。这可以防止总线锁死导致系统卡住。同时，使能CPU_INT组中的错误中断（如CNACK,CARBLOST），在中断服务程序中清理现场（Flush FIFO， 重置状态），并重试或上报错误。一个健壮的系统必须考虑总线异常。

配置MSPM0的I2C DMA，精髓在于理解“事件-触发-响应”这条分离的流水线。I2C模块负责产生事件（如FIFO半满），DMA_TRIGx事件管理系统负责将事件转化为干净的触发信号，DMA控制器则负责执行具体的搬运动作。寄存器配置看似繁琐，但遵循“功能使能 -> 触发条件 -> 传输配置”这个逻辑链，就能化繁为简。实际调试时，善用软件置位（ISET）来测试触发链路，以及仔细检查EVT_MODE的配置，能解决大部分“不触发”的问题。将这套机制掌握后，你会发现它不仅是提升性能的工具，更是构建稳定、低功耗嵌入式系统的基石。