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SPI驱动非标准字长外设：硬件打包与软件模拟方案详解

news 2026/6/13 17:55:19

1. SPI接口驱动非标准字长外设的硬件与软件实现

在嵌入式系统开发中，SPI（Serial Peripheral Interface）接口因其简单、高速和全双工的特性，成为连接各类外设的基石。无论是读取传感器数据、配置无线模块，还是驱动显示器件，SPI都扮演着关键角色。然而，现实世界并不总是完美的8位对齐。当你面对一个像MC144110这样的6位D/A转换器，或者一个12位的ADC时，你会发现它们的数据字长与SPI硬件通常预设的8位（或16位）传输单元并不匹配。这种“非标准字长”外设的驱动，是嵌入式工程师从“会用”到“精通”必须跨越的一道坎。

这不仅仅是发送几个字节那么简单。它涉及到对SPI硬件底层工作机制的深刻理解、对数据流在时间和空间上的精确编排，以及在软件灵活性与硬件效率之间的经典权衡。本文将以经典的M68HC11微控制器和MC144110六通道6位D/A转换器为例，拆解两种核心的驱动策略：利用硬件SPI配合数据打包，以及完全用软件模拟SPI时序。我们将深入时序细节、代码实现和那些手册上不会写的“坑”，让你不仅能复现，更能理解背后的“为什么”。

2. 核心挑战与设计思路解析

2.1 非标准字长外设带来的根本问题

SPI硬件，如M68HC11内置的模块，其数据寄存器（SPDR）通常是8位或16位的。每次传输，硬件逻辑会自动移出8位或16位数据。但对于一个需要连续写入36位数据（6个通道 x 6位）的MC144110来说，这就产生了矛盾。

核心矛盾在于硬件传输的原子性与外设需求的数据流连续性不匹配。硬件SPI以固定的字节（8位）为单位进行传输，而外设期待的是一个连续的、特定长度的比特流。MC144110并不关心你发送的是5个字节还是4个半字节，它只认SCK时钟边沿，并依次锁存出现在其数据输入引脚（DIN）上的比特。多余的比特（对于36位有效数据，若发送40位，则多出4位）会被它简单地“忽略”或“移过”。

这就引出了两种根本性的解决思路：

  1. 硬件SPI + 软件打包：尊重硬件SPI的8位传输单元，在发送前，由软件将6个6位数据重新组合（打包）成5个8位字节。然后通过硬件SPI连续发送这5个字节。外设接收连续的40个时钟边沿，但只使用最后36个有效位。
  2. 纯软件模拟SPI（Bit-Banging）：放弃硬件SPI控制器，将SCK、MOSI、SS等信号线当作普通的GPIO（通用输入输出）来操作。通过软件指令精确控制每一位的输出和时序，从而可以直接输出任意长度的比特流，例如精确的36位。

2.2 方案权衡：硬件效率 vs. 软件灵活性

选择哪种方案，取决于你对系统关键指标的考量。

方案一：利用硬件SPI控制器（数据打包）

  • 优点：
    • CPU占用率低：一旦启动传输，硬件接管时钟生成和数据移位，CPU可处理其他任务或进入低功耗模式，仅通过中断或查询标志位获知传输完成。
    • 时序精确且稳定：SPI时钟由硬件计数器生成，频率稳定，不受其他中断或程序分支影响，通信可靠性极高。
    • 代码简洁（对于打包后数据）：数据传输部分代码非常简单，通常是写入数据寄存器、等待标志位、循环。
  • 缺点：
    • 数据预处理开销：需要额外的代码和CPU时间执行复杂的位操作（移位、掩码、组合），将6位数据打包成8位字节。这部分开销可能不小。
    • 存在冗余传输：必须发送整数倍字节，可能包含无效的“填充位”，浪费了少量的总线时间。
    • 灵活性受限：严格受限于硬件SPI的时钟极性和相位模式。

方案二：软件模拟SPI（Bit-Banging）

  • 优点：
    • 极致灵活：可以生成任意长度、任意时序的波形。不受硬件8位限制，可以直接输出6位数据，无需打包。时钟极性和相位可随意编程。
    • 无需专用引脚：理论上可以用任何GPIO引脚模拟SPI功能，在引脚资源紧张时非常有用。
    • 无数据预处理：直接使用原始的6位数据值，按位输出，节省了打包的计算开销。
  • 缺点：
    • CPU占用率高：整个传输过程需要CPU全程参与，循环控制每一位的输出，在此期间CPU几乎被独占。
    • 时序精度依赖软件：时钟周期由软件指令执行时间决定，容易受到中断、缓存、甚至处理器流水线变化的影响，在高波特率下时序难以保证。
    • 代码复杂且移植性差：需要精心编写位操作和延时，代码与特定型号的MCU指令集和时钟频率紧密耦合。

如何选择？

  • 如果系统对实时性和CPU资源要求高，且外设数据格式固定，首选硬件SPI+打包。预处理的开销是固定的，一次优化后可长期受益于硬件传输的高效。
  • 如果外设字长非常奇特（例如7位、13位），或者需要动态改变通信格式，或者硬件SPI引脚已被占用，则选择软件模拟SPI。其灵活性可以应对各种“非标”场景。
  • 在MCU主频较低，且SPI时钟要求不高时，软件模拟是一个快速验证和解决问题的好方法。

3. 硬件连接与基础配置

3.1 MC144110与M68HC11的硬件连接

无论采用哪种软件方案，硬件连接是相同的。理解硬件连接是分析时序和编写驱动的基础。

MC144110是一个6通道、6位精度的数字模拟转换器（DAC）。它通过一个串行接口接收数据，其关键引脚如下：

  • DIN：串行数据输入。数据在SCLK上升沿或下降沿（取决于器件）被锁存。
  • SCLK：串行时钟输入。
  • EN（或CS/SS）：使能引脚，低电平有效。当EN为低时，DAC响应SCLK和DIN；为高时，DAC忽略时钟和数据，并更新其模拟输出。

在M68HC11评估板（EVB）上，我们使用Port D的部分引脚与之连接：

  • PD3/MOSI连接MC144110 DIN：作为主设备的数据输出。
  • PD4/SCK连接MC144110 SCLK：提供串行时钟。
  • PD5/SS连接MC144110 EN：作为片选信号。注意，这里将主机的SS（从机选择）引脚用作通用输出，来控制从设备的使能，这是一个常见的技巧。

注意：在标准SPI主从配置中，主机的SS引脚通常配置为输出高电平。但在此处，我们将其重新定义为通用输出引脚（通过设置DDRD5=1），并手动控制其电平来充当外设的使能信号。这是因为MC144110是一个简单的“哑”外设，而非一个标准的SPI从设备，它不需要遵循完整的SPI四线制协议，只需要时钟、数据和使能三线。

3.2 M68HC11 SPI模块基础配置

对于使用硬件SPI的方案，需要对SPI控制寄存器（SPCR）进行正确配置。参考手册中的示例配置为$57（二进制0101 0111），我们将其分解：

  • SPIE=0：禁止SPI中断。我们采用查询方式。
  • SPE=1：使能SPI模块。
  • DWOM=0：Port D引脚为常规推挽输出模式。
  • MSTR=1：设置MCU为SPI主模式。
  • CPOL=0：时钟极性为0，表示空闲时SCK为低电平。
  • CPHA=1：时钟相位为1。这是关键配置。在CPHA=1模式下，数据在SCK的第一个边沿（此处为上升沿，因为CPOL=0）被采样，在第二个边沿（下降沿）切换。这种模式与许多外设（包括MC144110）的典型时序兼容，且能避免一种潜在的“写冲突”问题。
  • SPR1:SPR0=11：选择最慢的时钟分频，SCK = E时钟 / 32。在2MHz E时钟下，SCK频率���62.5kHz。这是为了满足MC144110相对较慢的时序要求。

关于CPHA=0的“坑”手册中特别警告了CPHA=0模式下的一个潜在问题：当CPHA=0时，从设备必须在SS线变低之前就准备好数据。如果主机（MCU）在传输结束后未能及时拉高SS，而从设备又试图写入新的数据到其SPI数据寄存器，就会发生“写冲突”（WCOL标志置位）。因此，对于从设备驱动，在CPHA=0时，必须在写入SPDR前检查SS引脚状态。而采用CPHA=1模式，数据锁存边沿发生在传输周期中间，通常能更安全地协调主从动作。在我们的主设备驱动外设的场景下，我们完全控制SS（作为EN），因此选择CPHA=1可以简化时序控制。

4. 方案一详解：硬件SPI驱动与数据打包

4.1 数据打包算法解析

这是本方案的核心和难点。我们需要将6个独立的6位数值（DA1-DA6，每个值占据一个字节的低6位，高2位为0）重新排列，组合成5个连续的8位字节（SPI1-SPI5），以便通过硬件SPI发送。

原始数据格式（每个DAx为6位，存储在内存字节中）：

DA1: 位 [13,12,11,10,15,14] (注意：手册图中标注顺序有时是反的，我们按代码逻辑理解) DA2: 位 [23,22,21,20,25,24] DA3: 位 [33,32,31,30,35,34] DA4: 位 [43,42,41,40,45,44] DA5: 位 [53,52,51,50,55,54] DA6: 位 [63,62,61,60,65,64]

（注：这里的位编号xx代表第xx个被发送的位，xx越大，越先被发送（MSB First）。例如，对于DA1，位15是最高位(MSB)，位10是最低位(LSB)）。

目标打包格式（5个字节，共40位，最后36位有效）：

SPI1: [--, --, --, --, 65, 64, 63, 62] // 高4位未用，低4位是DA6的最高4位 SPI2: [61, 60, 55, 54, 53, 52, 51, 50] // DA6的低2位 + DA5的全部6位 SPI3: [45, 44, 43, 42, 41, 40, 35, 34] // DA4的高6位 + DA3的低2位 SPI4: [33, 32, 31, 30, 25, 24, 23, 22] // DA3的中间4位 + DA2的高4位 SPI5: [21, 20, 15, 14, 13, 12, 11, 10] // DA2的低2位 + DA1的全部6位

打包过程（对应代码子程序REFORM）的思维导图：这个过程本质上是将一串36位的比特流，以8位为一组进行切分，并将切分点落在原始6位数据的边界上。代码通过巧妙的移位（ASLA, LSRB, RORA等）和逻辑操作（ANDB, ORAB）来实现。

  1. 处理DA1和DA2，生成SPI5和SPI4的中间值：

    • 将DA1左移2位，使其高6位对齐到字节的高6位。
    • 取DA2，用掩码$3F(0011 1111) 确保只使用低6位。
    • 通过右移DA2和带进位循环右移A寄存器，将DA2的低位逐步移入A寄存器（即DA1数据）的空缺位置。经过两次这样的操作，就形成了SPI5（A寄存器）和SPI4的一个中间部分（B寄存器）。

  2. 处理DA3和DA4，完成SPI4和生成SPI3：

    • 类似地，处理DA3和DA4。将DA3左移，DA4右移并循环，将它们的数据位交错组合，最终生成完整的SPI4（与上一步的中间部分合并）和SPI3。

  3. 处理DA5和DA6，生成SPI2和SPI1：

    • 流程与第一步完全对称，处理DA5和DA6，生成SPI2和SPI1。

这个算法非常精妙，它直接在CPU的累加器A和B上进行位操作，效率极高。它避免了使用耗时的内存访问和循环，是嵌入式编程中空间换时间（此处是代码空间换执行时间）的典型范例。

4.2 数据传输流程与代码剖析

打包完成后，数据传输流程就变得直截了当。主程序UPDAT1负责控制整个发送过程：

  1. 初始化与打包：调用REFORM子程序，完成上述数据打包，结果存入SPI1到SPI5的连续内存位置。
  2. 启动传输：将SS(PD5) 引脚拉低，使能MC144110。
  3. 循环发送：设置指针X指向SPI1。进入循环： a. 从X指向的地址加载一个字节到累加器A。 b. 将该字节写入SPI数据寄存器（SPDR）。写入SPDR这个动作会自动启动一次8位的SPI硬件传输。 c. 循环读取SPI状态寄存器（SPSR），等待SPIF（SPI传输完成）标志位变为1。 d. 指针X加1，指向下一个待发送字节。 e. 判断是否已发送完5个字节（SPI5+1），若未完成，跳回步骤a。
  4. 结束传输：将SS(PD5) 引脚拉高，禁止MC144110。此时，MC144110会锁存已接收的36位数据并更新其6个DAC通道的输出。

关键代码段解读（以等待SPIF为例）：

WAIT1 LDAA SPSR ; 读取状态寄存器 BPL WAIT1 ; 如果最高位(SPIF)为0（正数），则循环等待

BPL（Branch if Plus）指令在符号位（N标志，即SPSR的最高位）为0时跳转。因为SPIF标志位于SPSR的最高位（第7位），当传输完成时，该位被硬件置1，读回的SPSR值就是一个负数（最高位为1），BPL条件不成立，程序便退出循环。这是一种非常简洁的查询标志位的方法。

4.3 时序分析与验证

图8-13的时序分析图是确保驱动可靠性的关键。它验证了软件控制下的硬件SPI时序能否满足MC144110的数据手册要求。我们分析几个关键参数：

  • EN低电平到第一个SCK上升沿的延迟（t_ENCL）：MC144110要求EN变低后，至少需要5µs的建立时间，才能出现第一个时钟。代码中在拉低SS(EN) 后，直接执行LDAA 0,X和STAA SPDR。根据指令周期数（在2MHz E时钟下，1个周期=0.5µs）计算，从BCLR（拉低EN）到STAA SPDR（启动SPI传输，SCK开始产生）之间的指令执行时间提供了足够的延迟（>5.5µs），满足要求。

  • 数据建立与保持时间（t_SU, t_HD）：MC144110要求数据在SCK上升沿前至少1µs稳定（建立时间），并在上升沿后至少保持5µs（保持时间）。在CPHA=1, CPOL=0的配置下，数据在SCK上升沿被采样。硬件SPI保证了MOSI数据在SCK边沿前后的稳定窗口。从时序图看，数据在SCK上升沿前有约8µs的稳定时间，远大于1µs；下降沿后数据仍保持约8µs，也满足5µs的保持时间。这是硬件SPI的最大优势——时序由硬件保证，精确且一致。

  • 最后一个SCK边沿到EN上升沿的延迟（t_CLEN）：传输完最后一个字节后，需要等待至少5µs才能拉高EN。代码在发送循环结束后，执行BSET PORTD,Y $20来拉高EN。从最后一个STAA SPDR到BSET之间的指令（包括最后的等待循环、判断和跳转）提供了足够的延迟（约19.5-22.5µs），完全满足要求。

实操心得：在进行任何外设驱动开发时，手工绘制或详细分析关键时序图是必不可少的步骤。不能想当然地认为“代码写了就应该对”。必须将代码执行时间（考虑每条指令的周期数）与外设数据手册中的时序参数逐项对比。对于M68HC11这类已知指令周期的MCU，可以精确计算；对于现代带流水线和缓存的高性能MCU，则需要留出足够的裕量或使用硬件定时器。

5. 方案二详解：软件模拟SPI（Bit-Banging）

5.1 实现原理与代码流程

当硬件SPI的8位限制带来过多开销时，软件模拟提供了最直接的解决方案。其核心思想是：将SCK、MOSI、SS全部当作普通GPIO，用软件指令模拟出SPI的波形。

在示例代码UPDAT2中，我们关闭了硬件SPI（SPE=0），并将PD3、PD4、PD5配置为输出。程序流程如下：

  1. 初始化：设置Port D引脚方向，确保SPI模块关闭。
  2. ��动传输：拉低SS(PD5/EN)，并插入两个NOP指令以提供满足t_ENCL要求的延迟。
  3. 逐位发送循环： a. 设置一个位掩码（初始为$20，即二进制0010 0000），它从最高位（第5位，因为我们是6位数据）开始。 b. 进入内层循环NXTBIT： i. 拉高SCK（PD4），产生上升沿。 ii. 测试当前数据字节（由Y指针指向）与位掩码的AND结果，判断要发送的位是1还是0。 iii. 根据判断结果，设置MOSI（PD3）为高或低。 iv. 拉低SCK，产生下降沿。MC144110通常在SCK的上升沿锁存数据，因此我们的数据在SCK为低时变化，在SCK上升沿保持稳定，这模拟了CPHA=0的时序（与硬件方案不同！）。 v. 将位掩码右移一位，准备发送下一个低位。 vi. 判断位掩码是否已移出（变为0），若非零，跳回步骤i发送下一位。
  4. 切换至下一个数据：一个6位数据发送完毕后，Y指针减1，指向下一个DA值（从DA6到DA1）。
  5. 循环判断：判断是否6个数据都已发送完（Y指针是否已越过DA1）。
  6. 结束传输：全部36位发送完毕后，拉高SS(EN)。

5.2 时序精控与指令周期计算

软件模拟SPI的成败完全取决于对指令执行时间的精确控制。图8-15的时序分析至关重要。

  • 位周期（SCK频率）：SCK的高低电平时间由执行BSET、BITA、BEQ/BRA、BCLR等指令的周期数决定。在2MHz E时钟下，一个指令周期为0.5µs。通过计算一个完整位周期（SCK低->高->低）所经历的所有指令周期，可以得出SCK的频率。代码路径有两条（发送1或发送0），但通过BRA ENDBIT和额外的BRA ENDBIT进行了平衡，确保无论发送0还是1，位周期时间一致。这是软件模拟中保证时钟占空比稳定的常用技巧。

  • 建立与保持时间：数据（MOSI）的变化发生在SCK为低电平期间（BCLR PORTD,X $08或BSET ...指令），而SCK的上升沿发生在数据设置指令之后。因此，数据在SCK上升沿前有足够长的稳定时间（建立时间）。SCK下降沿后，数据会保持一段时间直到下次变化，这个保持时间也远大于要求。通过计算BSET SCK指令执行完到BCLR SCK指令开始执行之间的指令周期，可以精确得出高电平脉宽，进而验证时序。

  • 延迟补偿：在拉低EN后，使用了两个NOP指令来精确延长等待时间，以满足t_ENCL。NOP（空操作）是进行短延时最可靠的方式。

避坑指南：软件模拟SPI最大的风险来自中断。如果在你精心控制的位循环中发生了中断，中断服务程序的执行会彻底破坏SCK时序，导致通信失败。因此，在软件模拟SPI的关键循环期间，必须禁止中断（使用SEI指令或其等效高级语言函数）。在传输完成后再恢复中断（CLI）。这是很多初学者容易忽略的地方。

5.3 方案对比与选择建议

让我们从几个维度对比两种方案：

特性维度硬件SPI + 数据打包软件模拟SPI (Bit-Banging)
CPU占用低（传输由硬件负责）高（CPU全程参与每一位）
时序精度高（由硬件时钟保证）中低（受指令执行和中断影响）
最大速率高（可达系统时钟分频）低（受限于软件循环速度）
代码复杂度数据打包算法复杂，传输代码简单位操作循环简单，但时序控制需精心设计
灵活性低（固定为8位倍数）极高（任意位长、相位、极性）
外设资源占用硬件SPI模块仅占用通用GPIO
适用场景高速、实时性要求高、外设字长固定或可接受打包开销低速、非标字长、引脚复用、快速原型验证

个人经验选择： 在资源丰富的现代32位MCU（如ARM Cortex-M系列）上，硬件SPI通常非常强大，支持8位、16位甚至32位传输，并且常有FIFO缓冲。对于非标准字长，我优先考虑使用DMA（直接内存访问）配合硬件SPI。可以将打包好的数据数组放在内存中，由DMA自动搬运到SPI数据寄存器，完全解放CPU。如果硬件SPI实在不适用（例如字长非常奇怪，或引脚冲突），我会使用硬件定时器（Timer）产生精确的SCK时钟，用中断或DMA来切换MOSI数据位，这比纯软件循环更可靠、更高效。纯软件Bit-Banging是我最后的选择，通常只用于极低速（<100kHz）或早期验证阶段。

6. 常见问题排查与调试技巧

驱动非标准字长外设时，问题往往比驱动标准器件更隐蔽。以下是一些常见问题及排查思路：

6.1 问题一：外设无响应，输出不正确

  • 检查电源和基本连接：确保VDD、VSS连接正确，电压在额定范围内。这是所有问题排查的第一步。
  • 验证片选/使能(EN)信号：用示波器或逻辑分析仪查看EN信号。是否在传输数据前被拉低？传输结束后是否被拉高？电平是否满足要求（高/低电压）？一个常见的错误是片选信号极性弄反。
  • 检查时钟(SCK)和数据(MOSI)信号：
    • 有无时钟？SCK线上是否有脉冲？如果没有，检查MCU的SCK引脚配置（输出模式、复用功能是否开启）。
    • 时钟极性/相位(CPOL/CPHA)是否正确？这是SPI通信中最容易出错的地方。用逻辑分析仪捕获波形，对照外设数据手册的时序图，看数据是在SCK的哪个边沿被采样。MC144110通常在上升沿采样，我们的硬件方案（CPHA=1）和软件方案（先设置数据后拉高SCK）都满足此条件。
    • 数据是否对齐？对于硬件打包方案，确认你打包后的字节顺序和位顺序与外设期望的完全一致。MSB First还是LSB First？仔细阅读外设手册。我们的例子中，MC144110是MSB First。
    • 数据位是否包含无效位？确认你发送的总位数是否足够。对于硬件方案，发送了40位，外设使用后36位。确保多余的“填充位”不会意外地被外设解释为有效命令。

6.2 问题二：时序相关的不稳定现象

  • 症状：偶尔通信成功，大部分时间失败；或高速时失败，低速时正常。
  • 排查：
    • 示波器/逻辑分析仪是关键。必须捕获完整的通信波形（EN, SCK, MOSI），并测量关键时间参数：EN有效到第一个SCK的延迟、SCK频率、数据建立/保持时间、最后一个SCK到EN无效的延迟。与外设数据手册的“最小值”和“最大值”要求逐项对比。
    • 软件模拟方案：重点检查位循环中是否被中断打断。在传输函数开头加__disable_irq()，结尾加__enable_irq()（以ARM Cortex-M为例）。
    • 硬件SPI方案：检查SPI时钟分频设置。是否太快？超过外设支持的最大SCLK频率？尝试降低波特率。检查MCU主频是否稳定。

6.3 问题三：数据内容错误但时序正确

  • 排查：
    • 数据打包算法错误：这是硬件方案最常见的问题。编写一个简单的测试函数，给DA1-DA6赋一组容易辨认的值（如0x01, 0x02, 0x04, 0x08, 0x10, 0x20），然后单步调试或打印出打包后的SPI1-SPI5字节，手动验证位排列是否正确。
    • 字节序/位序误解：确认你对“第1位”的定义。是传输的第一位（最高位MSB）对应外设的最高位，还是最低位（LSB）？我们的例子中，位编号65是最先发送的最高位。
    • 软件模拟的位操作错误：检查位掩码初始值和移位方向。发送6位数据时，掩码应从0x20(0010 0000) 开始右移，还是从0x01(0000 0001) 开始左移？这取决于你约定先发送高位还是低位。

6.4 调试工具与技巧

  1. 逻辑分析仪：必备神器。不仅能看波形，还能解码SPI协议。设置正确的通道（SCK, MOSI, MISO, SS）、阈值电压、采样率，并配置SPI解码器（设置位序、相位）。它能直观地显示你发送的每一个字节甚至每一位数据，极大提升调试效率。
  2. 示波器：用于精确测量时序参数，特别是建立/保持时间、脉冲宽度等。
  3. IO模拟：在代码关键点（如拉低EN前、发送每个字节后）翻转一个空闲的GPIO引脚，用示波器观察，可以测量代码段执行时间。
  4. 仿真器/调试器：单步执行代码，观察寄存器、内存变量的变化，验证数据打包算法。
  5. 分而治之：先确保你能用软件模拟SPI驱动一个简单的标准8位器件（如SPI Flash的ID读取命令），验证你的底层GPIO控制和基本时序是正确的。然后再套用到复杂的数据打包或非标准字长外设上。

驱动非标准字长外设，是对嵌入式工程师综合能力的考验。它要求你不仅理解通信协议，还要精通MCU的指令集、时序分析，并具备扎实的调试能力。从M68HC11的汇编代码中，我们看到了在资源极度受限的时代，工程师们如何通过精巧的算法和对硬件的极致掌控来解决问题。今天，虽然我们拥有了更强大的工具和更丰富的资源，但解决问题的核心逻辑——理解硬件、精确控制、验证时序——从未改变。掌握这两种方法（硬件打包与软件模拟），并学会根据实际情况进行权衡和选择，将使你能够从容应对各种“非标”挑战，真正驾驭SPI总线。

http://www.cnnetsun.cn/news/2907687.html

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