TEEOD：基于FPGA硬件隔离的动态可信执行环境设计与实践

1. 项目概述：为什么我们需要重新思考TEE？

在嵌入式系统、边缘计算乃至云端服务器中，保护敏感数据和代码免受恶意软件攻击，一直是个核心挑战。传统的思路是依赖操作系统（OS）的安全机制，但现代OS代码库庞大、功能复杂，其本身就成了巨大的攻击面。于是，可信执行环境（Trusted Execution Environment, TEE）应运而生，它旨在硬件层面创建一个与主操作系统（Rich Execution Environment, REE）隔离的“安全飞地”，让关键应用能在一个受保护的“小黑屋”里运行。

过去十几年，Intel SGX和Arm TrustZone是这一领域的绝对主角。SGX在x86 CPU内创建了“飞地”，而TrustZone则通过划分“安全世界”与“正常世界”来隔离资源。它们确实推动了安全计算的普及，但安全研究社区也一次次地敲响了警钟：从侧信道攻击（如Spectre、Meltdown）到直接的内存破坏漏洞，这些基于CPU扩展的TEE方案频频被攻破。问题的根源往往在于其共享的硬件可信计算基（TCB）——攻击者可以利用CPU缓存、分支预测等共享微架构状态，从“正常世界”窥探甚至篡改“安全世界”的秘密。此外，这些方案的硬件架构是固定的，难以针对特定应用进行定制和优化，存在“过度特权”和“僵化”的问题。

与此同时，现场可编程门阵列（FPGA）技术正在从传统的信号处理、原型验证领域，大步迈向通用计算和安全关键型应用。FPGA SoC（如AMD Zynq UltraScale+）将可编程逻辑（PL）与高性能处理器系统（PS）集成在同一芯片上，这为我们提供了一个绝佳的实验场：能否利用PL的可重构特性，为每个安全关键型应用“按需”打造一个完全独立、专属的硬件隔离环境？

这正是TEEOD（Trusted Execution Environments On-Demand）项目的核心出发点。它不再试图在共享的CPU核心上划分安全域，而是直接“另起炉灶”，在FPGA的可编程逻辑中，为每个可信应用（Trusted Application, TA）动态合成一个包含独立软核CPU、私有内存和专属安全服务的完整硬件飞地。这就像是为每个VIP客户（TA）在芯片内部建造一栋独立的、带全套安防系统的别墅，而不是在同一个大宫殿（CPU）里隔出几个可能隔墙有耳的房间。

我接触过不少基于TrustZone的安全项目，调试TEE内核驱动、处理世界切换开销、应对层出不穷的CVE漏洞公告是家常便饭。TEEOD这种“物理隔离”的思路，初看似乎硬件成本更高，但它从根源上切断了大量基于共享资源的攻击路径，其设计哲学令人耳目一新。接下来，我将结合论文与个人在嵌入式安全领域的实践经验，深入拆解TEEOD的设计、实现细节，并探讨其在实际部署中可能遇到的挑战与应对策略。

2. TEEOD核心设计思路：从“虚拟隔离”到“物理飞地”

TEEOD的设计目标非常明确：构建一个符合GlobalPlatform（GP）标准、但完全由FPGA硬件逻辑实现的TEE。其核心思想是将传统TEE中由软件和共享硬件实现的安全监控、任务调度、内存隔离等功能，下沉为专用的硬件模块。这并非简单地将软件硬件化，而是一次架构层面的重构。

2.1 设计原则与威胁模型

在动手设计之前，TEEOD团队明确了三条核心设计原则，这直接回应了传统TEE的常见缺陷：

1. 资源隔离（P1）：这是最根本的原则。传统TEE中，多个TA可能共享同一个安全OS内核、同一块安全内存，甚至同一个CPU核心。攻击者一旦突破一个TA，就可能利用共享资源横向移动。TEEOD要求硬件和软件资源零共享。每个TA运行在完全独立的硬件飞地中，拥有自己的CPU、内存和总线，从物理上杜绝了通过共享缓存、内存总线进行攻击的可能。

2. 最小权限（P2）：每个TEEOD组件只拥有完成其功能所必需的最小权限。例如，负责加载TA的代理模块（TLA）只能读取非安全内存并将数据写入飞地私有内存，而不能随意访问其他飞地或安全存储。这极大限制了单个组件被攻破后造成的破坏范围。

3. 模块化架构（P3）：系统由解耦的模块构成，通过定义清晰的接口通信。这使得系统易于定制（例如，可以为不同安全级别的TA选择不同性能的软核）、易于验证，并且可以通过仅集成必要模块来减少攻击面。

其威胁模型假设攻击者完全控制了REE（包括操作系统和用户应用），可以发起软件攻击，并能够访问系统互联总线以及与TEE的接口。但假设FPGA SoC设备本身及其可编程逻辑是防篡改的，且加载到FPGA的比特流（bitstream）经过认证和加密，确保了其完整性与真实性。物理攻击（如故障注入）和拒绝服务攻击不在考虑范围内。这个模型非常务实，聚焦于最可能发生的软件和总线级攻击。

2.2 架构总览：四大核心组件

TEEOD的架构清晰地区分了安全与非安全部分，所有安全组件都实现在FPGA的可编程逻辑（PL）中。下图勾勒了其核心组件关系：

+-------------------------------------------------------------------+ | Rich Execution Environment (REE) | | +----------------+ +----------------+ +----------------+ | | | Client App (CA)| | Linux Kernel | | TEE Supplicant | | | +----------------+ +----------------+ +----------------+ | | | | | | | | TEE Client API | TEEOD Driver | | +----------|--------------------|--------------------------|---------+ | | | v v v +-------------------------------------------------------------------+ | FPGA Fabric (Programmable Logic) | | | | +-----------------------------------------------------------+ | | | TEEOD Agents (硬件代理) | | | | +----------------+ +----------------+ +----------------+ | | | | | TCA | | TMA | | TLA | | | | | | (通信代理) | | (管理代理) | | (加载代理) | | | | | +----------------+ +----------------+ +----------------+ | | | +-----------------------------------------------------------+ | | | | | | | v v v | | +----------------+ +----------------+ +----------------+ | | | | Secure | | Shared | | Enclave 1 | | | | | Storage | | Memory | | +------------+ | | | | | (安全存储) | | (共享内存) | | |Soft-Core | | | | | +----------------+ +----------------+ | |MCU + Firm- | | | | | | |ware + TA | | | | | | |Private Mem| | | | | | +------------+ | | | | +----------------+ | | | +----------------+ | | | | Enclave N | | | | | (同上) | | | | +----------------+ | | +-------------------------------------------------------------------+

1. 飞地（Enclave）：这是TEEOD的核心创新点，是TA运行的“安全别墅”。每个飞地是一个独立的硬件模块，包含：

• 软核微控制器（Soft-Core MCU）：例如Arm Cortex-M1。它负责执行TA代码和轻量级TEE固件。这个固件实现了GP TEE内部核心API（TEE IC API）的后端，为TA提供基础服务，但它不以特权模式运行，其权限与TA相同，极大简化了设计。
• 私有内存（Private Memory）：使用FPGA的块RAM（BRAM）实现，专属于该飞地，用于存储TA的代码、数据和堆栈。REE或其他飞地无法直接访问。
• 硬件TEE服务（可选）：如密码学加速器（AES, SHA），可直接集成在飞地内，由TA通过固件调用。
• 通信邮箱（Mailbox）：用于与REE通信的共享内存区域，但访问由TCA代理严格管控。

2. TEEOD代理（Agents）：这是一组专用的硬件模块，作为TEE的“后台管理系统”：

• TEE通信代理（TCA）：所有CA与TA的通信都必须通过TCA。它解析来自REE的消息，并转发给目标飞地的邮箱。这防止了REE直接、任意地访问飞地。
• TEE管理代理（TMA）：负责飞地资源的管理。它维护一个可用飞地列表，跟踪每个飞地当前运行的TA（通过UUID标识），并动态分配飞地给新的TA会话。
• TA加载代理（TLA）：这是唯一被授权从非安全DRAM读取TA二进制文件，并将其写入飞地私有内存的模块。它拥有对飞地内存的独占写入权限，确保了加载过程的安全。

3. 安全服务：包括安全存储（Secure Storage）和共享内存（Shared Memory）。安全存储是一个独立的硬件模块，用于持久化保存TA的敏感数据（如密钥），即使TA会话结束、飞地被重置后数据依然存在。它由所有飞地共享，但访问受TMA的TA身份验证控制。共享内存则是TA与REE之间进行大数据交换的受控区域。

4. TEEOD驱动与TEE Supplicant：运行在REE（Linux）中的非可信软件组件。驱动负责在CA和FPGA中的TCA之间传递消息。TEE Supplicant是一个用户态守护进程，协助处理一些需要REE支持的操作，例如从文件系统读取TA镜像到DRAM供TLA加载。

实操心得：模块化设计的价值这种将通信、管理、加载功能分离为独立硬件代理的设计非常精妙。在实际的FPGA开发中，清晰的模块边界意味着可以独立验证每个代理的安全性，也方便后续升级或替换某个组件（例如，升级TMA的调度算法而不影响通信链路）。这比一个 monolithic 的安全监控器（Monitor）要可靠得多。

3. 关键实现挑战与解决方案

将上述设计蓝图在FPGA上实现，并满足GP TEE规范，面临几个关键挑战。TEEOD的解决方案体现了其硬件优先的设计哲学。

3.1 CA-TA通信：硬件中介的邮箱机制

在OP-TEE等传统TEE中，CA与TA通过共享内存和SMC（安全监控调用）指令通信，涉及世界切换和上下文保存/恢复，开销较大。TEEOD采用了一种基于硬件邮箱的异步通信模型。

每个飞地都有一个专属的邮箱（一段BRAM），TCA也映射了这些邮箱。当CA需要调用TA时：

1. CA通过TEE Client API和TEEOD驱动，将请求（包含操作ID、TA的UUID、参数）写入TCA的接口。
2. TCA验证请求格式，并将其复制到目标飞地的邮箱中，然后通过中断信号（INT）通知飞地。
3. 飞地内的软核MCU从邮箱读取请求，由TEE固件解析并调用TA的相应命令。
4. TA执行完毕，将结果写回邮箱，TCA再将其取回并传递给CA。

关键点：通信是异步的。TCA一次处理一个请求，当前请求完成后才处理下一个。论文中提到，这并非架构限制，未来可以引入多个PS-PL通信通道来支持并行请求。实测下来，这种硬件中介的方式带来了巨大的性能提升：打开一个会话仅需863.6微秒，而OP-TEE需要72.1毫秒，提速近100倍。这是因为避免了繁琐的世界切换和软件层面的协议解析。

3.2 TA与会话管理：硬件状态机 vs. 软件簿记

GP规范要求TEE支持TA的多会话。在软件TEE中，这通常由TEE内核维护复杂的会话表来实现。在TEEOD中，这个责任被巧妙地拆分：

• TA上下文管理（硬件）：由于每个飞地一次只运行一个TA，且飞地数量在设计时固定，TMA可以用一个简单的硬件寄存器表来管理。每个表项记录：飞地ID、是否活跃、活跃TA的UUID。这非常高效。
• 会话管理（软件）：会话ID的生成、维护和验证，由运行在飞地软核上的TEE固件负责。这样，即使CA传递了错误的会话ID，也只会影响当前飞地内的逻辑，无法波及其他飞地或TEEOD代理。

这种设计完美体现了“最小权限”原则：硬件只做它最擅长、最确定的事（管理物理资源），而更灵活、更易变的会话逻辑交给TA同权限的固件处理。

3.3 飞地清理与重置：确保无残留

当一个TA的所有会话都关闭后，其飞地必须被彻底清理，才能分配给下一个TA，防止数据残留攻击。TEEOD的清理流程是硬连线（hard-wired）的：

1. TMA收到最后一个会话关闭的确认后，触发飞地的复位信号（RST）。
2. TLA或其他专用逻辑用预定义的模式（如全零）覆盖飞地的私有BRAM。
3. 软核MCU的微架构状态（寄存器等）被重置。
4. TMA清除该飞地在管理表中的TA上下文条目，将其标记为“可用”。

这个流程完全由硬件驱动，不依赖任何可能被篡改的软件。这确保了隔离的时序性：在清理完成前，飞地绝不会被复用。

3.4 安全存储与内存访问

安全存储被实现为一个独立的硬件模块，所有飞地都可以通过TMA进行访问。TMA会向安全存储模块提供当前请求飞地所运行TA的UUID，作为访问凭证。这样，即使一个恶意TA试图冒充其他TA访问数据，也会因为UUID不匹配而被拒绝。

内存访问控制是另一个亮点。TA需要访问非安全内存（例如，接收来自CA的大块输入数据）。传统TEE中，TA可能被授予访问一大片非安全内存的权限，这违背了最小权限原则。TEEOD的解决方案是：不直接让TA访问DRAM，而是通过一个专用的、大小固定的共享内存BRAM区域。CA将数据写入该区域，TA只能访问这个特定的BRAM区域。这就像在TA和REE之间设立了一个受控的“交换站”，而不是给TA一把通往整个DRAM仓库的钥匙。

4. 硬件成本、性能评估与实战分析

理论设计再优美，也需要在真实的硬件上接受检验。TEEOD团队在AMD Zynq UltraScale+ MPSoC（Ultra96-V2开发板）上进行了全面评估，这是一个搭载了入门级FPGA（ZU3EG）的平台，结果颇具说服力。

4.1 硬件资源开销与可扩展性

评估基于每个飞地配置一个Arm Cortex-M1软核、64KB代码BRAM、32KB数据BRAM和8KB共享BRAM。

可扩展性测试：他们合成了包含1到4个飞地的不同配置。结果如表所示，每增加一个飞地，LUT和BRAM的消耗增长最为显著（平均约10.9%和11.1%），这是因为每个飞地都需要独立的软核逻辑和内存块。

结论：在ZU3EG这块入门级FPGA上，TEEOD可以支持最多4个并发飞地，这已经超过了GP规范要求的同时支持至少2个TA的要求。功耗方面，即使运行4个飞地，也仅比关闭PL的OP-TEE基线高出0.73W，在嵌入式场景中是可接受的。瓶颈在于BRAM。每个飞地近百KB的BRAM占用，限制了在资源受限的FPGA上支持更多或内存需求更大的TA。论文也指出，未来需要研究如何安全地利用片外DRAM作为飞地内存的扩展。

避坑指南：FPGA选型与资源规划如果你计划在自己的项目中使用类似TEEOD的方案，FPGA选型是第一步。务必仔细计算你的TA对代码和数据内存的需求。例如，如果你的TA需要运行一个较大的密码库（如mbed TLS），64KB可能非常紧张。你需要：

1. 精确评估TA内存足迹：使用链接器脚本分析TA的.text、.data、.bss和堆栈大小。
2. 为FPGA预留充足余量：不要将BRAM用到100%。通常需要预留20-30%的资源用于布线、调试和未来扩展。ZU3EG的BRAM总量约2.1MB，4个飞地就用了近900KB，占比约42%，已接近安全上限。
3. 考虑混合内存架构：对于内存需求大的TA，可以设计让TA的只读代码段放在BRAM，而堆和全局数据区通过内存保护单元（MPU）映射到加密的DRAM区域。但这会引入性能开销和设计复杂性。

4.2 微基准测试：通信与密码学性能

性能对比在TEEOD（Cortex-M1 @ 100MHz）和原生OP-TEE（Cortex-A53 @ 1GHz）之间进行。为了公平比较，将OP-TEE的结果按时钟频率比例（1GHz/100MHz = 10倍）进行了归一化。

1. GP API操作（通信开销）：

• 打开会话（首次）：TEEOD863.6 µsvs. OP-TEE72.1 ms。TEEOD快约83倍。优势源于硬件代理直接处理，避免了OP-TEE中世界切换、内核调度等软件开销。
• 调用命令：TEEOD53.5 µsvs. OP-TEE~0.5 ms (归一化后)。TEEOD快约9倍。
• 关闭会话：TEEOD65.1 µsvs. OP-TEE14.4 ms。TEEOD快约220倍。这是因为TEEOD可以并行执行清理（由TMA负责）和向CA返回确认（由TCA负责）。

2. 密码学服务：这里对比了两种TEEOD配置：

• TEEOD-sw：密码学操作由飞地内的软核通过软件库（如TinyCrypt）完成。
• TEEOD-hw：密码学操作由集成在飞地内的硬件加速器（AES, SHA）完成。

结论：对于通信密集型和简单控制操作，TEEOD凭借硬件代理取得了数量级的性能提升。对于计算密集型的密码学操作，硬件加速至关重要。没有硬件加速时（TEEOD-sw），100MHz的Cortex-M1自然无法与1GHz的Cortex-A53抗衡。但一旦引入硬件加速器（TEEOD-hw），性能即可反超或持平。这凸显了FPGA的灵活性优势：你可以为特定TA定制硬件加速单元。

4.3 真实应用：比特币钱包实战

为了证明实用性，团队将一个为OP-TEE开发的开源比特币钱包TA直接移植到TEEOD上运行。该钱包涉及密钥生成、存储、交易签名等敏感操作。

测试了钱包的几种典型操作：

• 简单操作：检查主密钥是否存在、删除主密钥、获取比特币地址。这些操作主要涉及安全存储的查询和简单IO。
• 计算密集型操作：创建主密钥（涉及随机数生成）、将助记词转换为主密钥（涉及密钥派生）、签名交易（涉及椭圆曲线密码学）。

性能结果：

• 对于简单操作，无论TEEOD-sw还是TEEOD-hw，都比OP-TEE快最高39.2倍。这再次印证了硬件代理处理通信和存储访问的巨大优势。
• 对于计算密集型操作：
  • 创建主密钥和助记词转换：TEEOD-hw实现了1.1倍加速，而TEEOD-sw有1.5倍减速。这说明硬件密码学加速器发挥了作用。
  • 签名交易：两种配置都有约1.1倍减速。原因是该操作使用的椭圆曲线算法（如secp256k1）在评估版本中未实现硬件加速，仍然由软核软件计算，因此性能受限于软核算力。

实战启示：

1. 移植性极佳：由于严格遵循GP API，为OP-TEE开发的TA无需修改即可在TEEOD上运行。这对生态建设至关重要。
2. 性能收益取决于工作负载：如果你的应用是频繁调用、轻量计算的（如安全传感器数据查询、访问控制），TEEOD能带来巨大性能提升，同时将主处理器（PS）解放出来处理其他任务。如果你的应用是计算密集型的，则必须为关键算法设计硬件加速器，否则性能可能不如高性能CPU。
3. 硬件加速需全面：像比特币钱包这样的应用，可能调用多种密码学原语。仅加速AES/SHA可能不够，需要根据TA的实际负载，定制更全面的加速IP（如ECC加速器、RSA加速器）。

5. 安全分析与对抗已知攻击模式

TEEOD的设计初衷就是为了解决传统TEE的已知漏洞。论文通过分析一系列针对TrustZone的CVE漏洞，清晰地展示了TEEOD如何从架构上免疫这些攻击。

核心安全优势总结：

1. 极小的TCB：TEEOD的可信计算基几乎只包括硬件代理的逻辑和每个飞地内的极小固件。移除了复杂的安全监控器和共享内核，攻击面大幅缩减。
2. 空间与时间隔离：空间上，飞地硬件隔离；时间上，飞地在任务间彻底重置。这双重保障使得即使一个飞地被��全攻破，攻击也无法扩散。
3. 通信强制中介：TCA作为唯一的通信枢纽，可以对所有消息进行格式和边界检查，有效抵御了基于畸形输入的攻击。

当前方案的局限与未来攻击面：

• 物理攻击：TEEOD假设FPGA本身防篡改。但针对FPGA的功耗分析、电磁侧信道、故障注入（如时钟/电压毛刺）攻击是真实存在的威胁。论文提到未来可通过冗余设计（如三模冗余）、随机化飞地布局、集成片上传感器等硬件对抗措施来缓解。
• 比特流安全：整个系统的安全建立在初始比特流是可信的基础上。必须依赖FPGA SoC的安全启动机制，使用BBRAM或eFuse中的密钥对加密比特流进行认证和解密，并在启动后禁用JTAG/ICAP等重配置接口。
• 侧信道攻击：虽然飞地间无共享缓存，但共享FPGA电源网络和时钟网络可能成为新型侧信道（如功耗、电磁）的载体。需要结合功耗平衡、随机延迟等电路级防护技术。
• 动态部分重配置（DPR）：论文提到未来可能支持DPR来动态加载/卸载飞地。这引入了新的攻击面：恶意的部分比特流可能破坏隔离。这需要强大的比特流认证和版本管理机制。

6. 部署考量、生态整合与未来展望

将TEEOD从研究原型推向实际应用，还需要解决一系列工程和生态问题。

6.1 与现有TEE生态的整合

一个关键优势是TEEOD兼容GP API，这意味着现有的TA二进制文件可以直接运行。但是，在系统集成层面，有几种可能模式：

1. 独立运行模式：作为独立的TEE，与主操作系统上的TEE客户端库（如optee_client）对接。这是论文中演示的模式，最简单直接。
2. 与TrustZone协同模式：在像Zynq UltraScale+这样的FPGA SoC上，Arm TrustZone的安全状态可以通过AXI总线传播到PL。可以将TEEOD的硬件代理连接到安全世界的AXI总线上。这样，REE中的非安全软件根本无法发起对TEEOD的访问，必须通过安全世界的软件驱动。这为TEEOD增加了一层由TrustZone控制的访问保护。但要注意，这并不意味着依赖TrustZone的安全性，只是利用其作为额外的访问控制过滤器。TEEOD自身的安全不依赖于TrustZone固件。
3. 作为现有TEE的增强：可以设想一个混合架构，将最核心、最敏感的TA（如根密钥管理）放在TEEOD的硬件飞地中，而将其他功能较复杂的TA运行在传统的软件TEE（如OP-TEE）中。这需要对CA进行修改，以感知不同TA的位置。

6.2 开发者体验与工具链

对TA开发者而言，体验应与开发普通OP-TEE TA无异：使用相同的GP TEE Internal Core API，相同的编译工具链（如ARM GCC）。区别在于：

• 链接脚本：需要为特定的软核（如Cortex-M1）调整内存布局，确保代码/数据段适配飞地私有BRAM的大小。
• 调试：调试运行在FPGA软核中的TA会更具挑战性。可能需要通过JTAG连接软核的调试接口，或者依赖更丰富的日志输出到共享内存区域。
• 性能剖析：需要借助软核内部的性能计数器或添加自定义的硬件性能监测IP。

一个理想的TEEOD SDK应包含：

• 针对目标软核（如Cortex-M1）的交叉编译工具链和库。
• 飞地硬件模板（Vivado/IP Integrator Block Design）。
• 轻量级TEE固件库（实现GP TEE Internal Core API后端）。
• 用于将TA ELF文件转换为可供TLA加载的二进制格式的工具。
• 模拟器或QEMU模型，用于早期软件开发和测试。

6.3 未来研究方向

论文指出了几个有前景的未来方向：

1. 支持硬件加速的定制TA：目前TA是作为软件运行在软核上。未来可以探索将整个TA或其中性能关键部分，直接编译成硬件电路（通过高级综合HLS或手写HDL），作为一个“硬件TA”实例化在飞地中。这将带来极致的性能和隔离性，但牺牲了灵活性和可移植性。
2. 超越BRAM的内存扩展：使用片外DRAM作为飞地内存扩展是必然选择。但这需要引入内存加密引擎（MEE）和内存保护单元（MPU）。MEE确保离开飞地的数据是加密的，MPU则严格限制飞地只能访问分配给它的DRAM区域。这将是一个复杂但关键的子系统的设计。
3. 动态部分重配置（DPR）：实现飞地的“热插拔”。可以根据系统负载或安全策略，动态地在FPGA空白区域合成新的飞地，或卸载闲置的飞地以节省资源。这需要解决比特流的安全交付、验证以及原子性切换问题。
4. 更丰富的硬件服务：除了密码学加速器，还可以为飞地集成真随机数发生器（TRNG）、物理不可克隆函数（PUF）接口、安全时钟等硬件安全模块，打造更全面的安全服务。

我个人在实际操作中的体会是，TEEOD代表了一种“回归硬件本质”的安全设计思潮。在软件复杂性不断攀升、微架构漏洞难以根除的今天，利用可重构硬件的物理隔离特性来构建安全边界，是一条非常坚实且前景广阔的路径。它的最大魅力不在于替代所有传统TEE，而在于为那些对安全性、确定性和性能有极端要求的场景，提供了一个可验证、可定制的硬件级安全基座。对于嵌入式系统和边缘设备开发者来说，随着FPGA成本的下降和开发工具的成熟，这类方案从研究走向量产的速度可能会比我们想象的更快。

最后，再分享一个小技巧：如果你正在评估类似方案，可以从一个最小的“Hello World” TA开始，先跑通从CA调用到TA执行的完整流程，并精确测量通信延迟。然后，逐步增加TA的复杂度（添加密码学操作、安全存储访问），同时监测FPGA的资源利用率和功耗变化。这个迭代过程能帮助你快速理解系统的瓶颈所在，并做出更贴合实际应用需求的硬件资源配置决策。