别再死记硬背了！用这3个真实小项目（呼吸灯、按键消抖、数码管）彻底搞懂Verilog的always、case和assign

用三个实战项目解锁Verilog核心语法：从呼吸灯到数码管显示

第一次接触Verilog时，我被各种语法规则搞得晕头转向——always块的触发方式、case语句的匹配规则、assign连线的使用场景，每个概念单独看都明白，但一到实际项目中就手足无措。直到我开始用真实项目驱动学习，才真正理解这些语法元素的设计初衷和实际应用场景。本文将带你通过三个经典FPGA入门项目，在实现功能的同时掌握Verilog的核心语法要点。

1. 呼吸灯项目：理解always块的时序控制

呼吸灯是FPGA入门的"Hello World"，通过PWM调制实现LED亮度渐变效果。这个项目完美展示了always块在时序逻辑中的应用精髓。

1.1 周期计数器设计

呼吸灯的核心是一个可调节占空比的PWM信号。我们首先需要两个always块来构建基础时序框架：

reg [15:0] period_cnt; // 周期计数器 reg [15:0] duty_cycle; // 占空比寄存器 reg inc_dec_flag; // 增减方向标志 // 20ms周期计数器（50MHz时钟） always @(posedge clk or negedge rst_n) begin if(!rst_n) begin period_cnt <= 16'd0; end else if(period_cnt == PERIOD_MAX) begin period_cnt <= 16'd0; end else begin period_cnt <= period_cnt + 1'b1; end end

这个always块展示了时序逻辑的典型结构：

• 使用posedge clk明确时钟边沿触发
• 采用非阻塞赋值<=确保寄存器正确更新
• 包含同步复位逻辑

1.2 占空比动态调整

第二个always块实现占空比的自动增减，形成呼吸效果：

// 占空比自动调整 always @(posedge clk or negedge rst_n) begin if(!rst_n) begin duty_cycle <= 16'd0; inc_dec_flag <= 1'b1; end else if(period_cnt == PERIOD_MAX) begin if(inc_dec_flag) begin if(duty_cycle == PERIOD_MAX) begin inc_dec_flag <= 1'b0; end else begin duty_cycle <= duty_cycle + 1'b1; end end else begin if(duty_cycle == 16'd0) begin inc_dec_flag <= 1'b1; end else begin duty_cycle <= duty_cycle - 1'b1; end end end end

调试提示：呼吸灯效果不明显？检查PERIOD_MAX值是否足够大，确保人眼能观察到亮度变化。

1.3 assign实现PWM输出

最后用assign语句将计数器与LED输出连接：

assign led = (period_cnt >= duty_cycle) ? 1'b1 : 1'b0;

这个简单的组合逻辑：

• 持续比较计数值与占空比
• 不需要时钟控制，适合用assign实现
• 体现了Verilog"描述硬件"的本质特性

2. 按键消抖项目：掌握组合逻辑always块

机械按键的抖动问题困扰着许多初学者。通过这个项目，我们将深入理解组合逻辑always块和case语句的配合使用。

2.1 消抖状态机设计

按键消抖通常采用有限状态机实现，以下是核心代码框架：

localparam IDLE = 2'b00; localparam DEBOUNCE = 2'b01; localparam PRESSED = 2'b10; localparam RELEASE = 2'b11; reg [1:0] state; reg [19:0] counter; // 20ms消抖计时器 always @(posedge clk or negedge rst_n) begin if(!rst_n) begin state <= IDLE; counter <= 20'd0; end else begin case(state) IDLE: begin if(!key_in) begin state <= DEBOUNCE; counter <= 20'd0; end end DEBOUNCE: begin if(counter == DEBOUNCE_TIME) begin if(!key_in) begin state <= PRESSED; end else begin state <= IDLE; end end else begin counter <= counter + 1'b1; end end // 其他状态省略... endcase end end

这个设计展示了：

• case语句在状态机中的清晰结构
• 时序always块对状态寄存器的管理
• 计数器在消抖中的应用

2.2 组合逻辑检测按键事件

使用组合逻辑always块检测按键按下和释放事件：

reg key_press; reg key_release; always @(*) begin key_press = (state == PRESSED) && (state_prev == DEBOUNCE); key_release = (state == IDLE) && (state_prev == RELEASE); end

这个always @(*)块：

• 自动敏感所有输入信号
• 使用阻塞赋值=实现组合逻辑
• 实时响应状态变化

常见错误：在组合逻辑always块中使用非阻塞赋值，会导致仿真与综合结果不一致。

3. 数码管显示项目：综合运用assign与case

数码管驱动需要同时处理段选和位选信号，是练习Verilog语法综合运用的理想项目。

3.1 段选译码器设计

使用case语句实现BCD到7段码的转换：

reg [7:0] seg_data; always @(*) begin case(num) 4'h0: seg_data = 8'b1100_0000; // 0 4'h1: seg_data = 8'b1111_1001; // 1 4'h2: seg_data = 8'b1010_0100; // 2 // 其他数字省略... default: seg_data = 8'b1100_0000; endcase end

case语句在这里：

• 实现查找表功能
• 完备的default分支避免锁存器生成
• 配合组合逻辑always块实现纯硬件译码

3.2 动态扫描电路

数码管动态扫描需要精确的时序控制：

reg [19:0] scan_cnt; reg [3:0] scan_pos; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin scan_cnt <= 20'd0; scan_pos <= 4'd0; end else begin if(scan_cnt == SCAN_MAX) begin scan_cnt <= 20'd0; scan_pos <= scan_pos + 1'b1; if(scan_pos == POS_MAX) begin scan_pos <= 4'd0; end end else begin scan_cnt <= scan_cnt + 1'b1; end end end

3.3 assign实现输出驱动

最后用assign语句连接译码结果与数码管：

assign seg = (en) ? seg_data : 8'hFF; assign dig = ~(1'b1 << scan_pos);

这种设计：

• 使输出代码简洁明了
• 利用位操作高效实现位选
• 体现了assign在输出驱动中的优势

4. 语法要点对比与实战建议

通过三个项目实践后，让我们系统梳理这些语法元素的应用场景：

在实际项目中，我习惯采用这样的开发流程：

1. 明确模块的时序需求，规划always块结构
2. 用assign处理简单的信号连接
3. 复杂组合逻辑使用always @(*)实现
4. 状态机等时序逻辑使用带时钟的always块
5. case语句用于多路选择或查找表

调试FPGA项目时，最常见的三个语法相关问题是：

1. 组合逻辑always块中意外生成锁存器

   • 原因：未覆盖所有输入条件分支
   • 解决：添加default分支或完整if-else结构

2. 仿真与硬件行为不一致

   • 原因：混淆阻塞/非阻塞赋值
   • 解决：时序逻辑统一用<=，组合逻辑用=

3. 信号冲突或多重驱动

   • 原因：多个always块对同一变量赋值
   • 解决：确保每个寄存器只在一个always块中被赋值