PCIe LTSSM Detect 状态：链路初始化的探路者
1. PCIe链路初始化的"黑暗森林法则"
想象一下深夜独自走进一片完全陌生的森林——没有地图、没有向导、甚至不确定前方是否有同行者。这就是PCIe设备上电或复位时面临的真实处境。LTSSM（链路训练与状态机）中的Detect状态，正是这个高风险阶段的"探路者"，它需要在不惊动潜在威胁（信号干扰）的前提下，用最谨慎的方式摸清环境。
在实际硬件中，这个过程就像特种部队的夜间侦察：
- Detect.Quiet是潜伏阶段：关闭所有发光设备（Electrical Idle），保持绝对静默
- Detect.Active是短促侦察：用红外探测器（Receiver Detect）快速扫描周边
- 12ms超时机制是安全守则：如果侦察无果就撤回，避免长时间暴露
我曾用示波器捕捉过这个过程的波形变化：在Quiet状态下，差分信号线的电压稳定在DC共模电压（通常约0.4V），就像完全平坦的心电图；切换到Active状态时，会突然出现周期性的脉冲试探，幅度约200mV，持续时间仅几十纳秒。这种设计既保证了探测灵敏度，又将功耗控制在极低水平。
2. Detect.Quiet：静默中的战略等待
2.1 电气空闲的智慧
进入Detect.Quiet状态时，TX发送端会进入Electrical Idle状态，这相当于把无线电调至静默模式。但这里的精妙之处在于：
- 差分线D+/D-保持相同电压（消除电磁辐射）
- 共模电压维持在协议规定的0-3.6V范围内
- 阻抗匹配网络仍保持激活（通常100Ω差分阻抗）
这种设计带来三个实际好处：
- 功耗降至μW级（实测x16链路仅0.3mW）
- 避免干扰其他高速信号（如SATA或USB3.0）
- 保持物理层随时可唤醒状态
2.2 12ms超时的工程考量
为什么是12ms而不是其他值？这个数字背后是严谨的工程权衡：
- 太短（如1ms）：可能错过远端设备的初始化
- 太长（如100ms）：延长系统启动时间
- 12ms正好覆盖最坏情况下的设备上电时序
在服务器主板调试时，我们曾遇到过因固件配置错误导致超时异常的情况：当设置为15ms时，某些NVMe SSD无法被识别；改为协议规定的12ms后问题立即消失。这说明时序参数绝不能随意修改。
3. Detect.Active：精准的雷达扫描
3.1 接收端检测的物理实现
当设备结束静默期，就会启动Receiver Detect机制。这个过程就像雷达发射探测脉冲：
- TX发送特定模式的低频信号（约10MHz）
- 通过检测反射信号判断终端阻抗
- 对端开路：阻抗→∞
- 对端匹配：阻抗≈100Ω
- 根据阻抗变化判断设备存在性
实测数据表明：有效的设备检测需要至少800mV的差分电压摆幅。这就是为什么协议规定Active状态下信号幅度必须高于静默期的原因。
3.2 Lane宽度协商的玄机
当x4设备遇到x2设备时，会发生有趣的"车道合并"现象：
- 首次检测可能误判（如检测到3个Lane）
- 12ms二次验证确认实际宽度
- 未使用的Lane进入永久Electrical Idle
- 链路带宽自动降级（如Gen3x4→Gen3x2）
在显卡兼容性测试中，这个机制尤为重要。我们曾用x16显卡连接x8插槽，通过逻辑分析仪可以清晰看到：物理层先检测到16个Lane，最终协商为8个可用Lane，整个过程耗时约36ms。
4. 从理论到实战的典型问题
4.1 信号完整性引发的检测失败
某次RAID卡开发中，我们遇到间歇性检测失败的问题。最终发现是PCB布局不当导致：
- 差分对长度偏差＞5mm（超出协议限制）
- 近端串扰（NEXT）达-12dB（标准要求＜-16dB）
- 解决方案：
- 重新走线控制偏差＜2mm
- 添加ground via隔离敏感信号
4.2 电源时序导致的死锁
另一个经典案例是FPGA+SSD的组合：
- FPGA电源上电较慢（约50ms）
- SSD在12ms内未检测到对端
- 双方反复进入Detect.Quiet
- 修复方法：
- 调整电源时序电路
- 或配置FPGA预初始化PHY
5. 调试技巧与工具链
5.1 关键信号测量点
推荐使用≥4GHz带宽示波器观察：
- TX_D+/TX_D-差分电压（Quiet期应＜50mVpp）
- 共模电压稳定性（波动应＜±5%）
- Active期的脉冲周期（应为10-100ns）
5.2 LTSSM状态追踪
高端协议分析仪（如Teledyne LeCroy Summit）可以：
- 实时显示状态转换图
- 记录超时事件
- 解码电气参数违规
在最近的一个企业级SSD项目中，我们通过状态追踪发现：某主控芯片会在Detect.Active期间异常跳转至Loopback状态。最终确认为固件bug，通过补丁更新解决。