手把手教你搞定LoongArch CPU设计：从Vivado工程到通过一级评测（含前递旁路与load阻塞处理）
LoongArch CPU设计实战：从零构建到通过一级评测的完整指南
在国产处理器架构蓬勃发展的今天，LoongArch作为完全自主设计的指令集架构，正吸引着越来越多开发者和研究者的关注。本文将带领你完成一个支持LoongArch-C1基础指令集的32位CPU设计，重点解决前递旁路(forwarding)和load阻塞(stall)两大核心难题，最终通过官方一级评测标准。不同于碎片化的技术笔记，本指南将呈现完整的项目开发流程——从Vivado工程配置、关键模块实现到调试技巧，特别适合参加LoongArch相关竞赛或希望深入理解CPU流水线设计的工程师。
1. 开发环境准备与工程搭建
1.1 Vivado基础配置
首先需要安装Vivado 2019.2或更高版本（WebPACK免费版即可满足需求）。创建工程时选择正确的器件型号，通常龙芯实验平台使用的是Xilinx Artix-7系列FPGA。关键配置步骤如下：
# 在Tcl控制台执行以下命令设置项目属性 set_property part xc7a100tcsg324-1 [current_project] set_property target_language Verilog [current_project] set_property simulator_language Mixed [current_project]常见错误处理：
- [Synth 8-91] ambiguous clock：检查所有时序逻辑的always块，确保触发信号被实际使用
- [Place 30-574]：通常由于时钟约束未设置，需添加如下约束：
create_clock -period 20.000 -name clk [get_ports clk_10M]1.2 工程文件结构
标准LoongArch CPU工程应包含以下模块：
├── src │ ├── mycpu_top.v // 顶层CPU模块 │ ├── thinpad_top.v // FPGA顶层封装 │ ├── conver_ram.v // RAM接口适配器 │ ├── IF_stage.v // 取指阶段 │ ├── ID_stage.v // 译码阶段 │ ├── EX_stage.v // 执行阶段 │ ├── MEM_stage.v // 访存阶段 │ └── WB_stage.v // 写回阶段 ├── constraints │ └── xdc_constraints.xdc // 时序约束文件 └── sim └── tb_mycpu.v // 测试基准2. 核心流水线设计与实现
2.1 五级流水线基础架构
我们的CPU采用经典RISC五级流水线设计，各阶段关键信号如下表所示：
| 阶段 | 英文全称 | 主要功能 | 典型延迟周期 |
|---|---|---|---|
| IF | Instruction Fetch | 指令获取 | 1 |
| ID | Instruction Decode | 译码与寄存器读取 | 1 |
| EX | Execution | 算术逻辑运算 | 1 |
| MEM | Memory Access | 数据存储器访问 | 1-3 |
| WB | Write Back | 寄存器写回 | 1 |
基础流水线数据通路Verilog实现示例：
module mycpu_top( input wire clk, input wire resetn, // 指令存储器接口 output wire inst_sram_en, output wire [ 3:0] inst_sram_we, output wire [31:0] inst_sram_addr, output wire [31:0] inst_sram_wdata, input wire [31:0] inst_sram_rdata, // 数据存储器接口 output wire data_sram_en, output wire [ 3:0] data_sram_we, output wire [31:0] data_sram_addr, output wire [31:0] data_sram_wdata, input wire [31:0] data_sram_rdata ); // 流水线寄存器定义 reg [31:0] IF_ID_pc, ID_EX_pc, EX_MEM_pc, MEM_WB_pc; reg [31:0] IF_ID_inst, ID_EX_inst; // 各阶段控制信号 reg ID_EX_reg_we, EX_MEM_reg_we, MEM_WB_reg_we; // 各阶段模块实例化 IF_stage IF_stage_inst(.clk(clk), .resetn(resetn), /* 其他信号 */); ID_stage ID_stage_inst(.clk(clk), .resetn(resetn), /* 其他信号 */); // 其他阶段实例化... endmodule2.2 关键指令支持实现
一级评测要求的6条指令编码格式如下表：
| 指令 | 格式示例 | 操作码 | 功能说明 |
|---|---|---|---|
| addi.w | addi.w r1, r2, 0x123 | 0x02 | r1 = r2 + 立即数 |
| lu12i.w | lu12i.w r1, 0x12345 | 0x0A | r1 = 立即数 << 12 |
| add.w | add.w r1, r2, r3 | 0x20 | r1 = r2 + r3 |
| st.w | st.w r1, r2, 0x12 | 0x23 | Mem[r2+偏移] = r1 |
| ld.w | ld.w r1, r2, 0x12 | 0x0A | r1 = Mem[r2+偏移] |
| bne | bne r1, r2, offset | 0x16 | if(r1!=r2) PC+=offset |
译码阶段核心代码示例：
always @(*) begin case(opcode) 6'h02: begin // addi.w alu_op = ALU_ADD; reg_we = 1'b1; imm_type = IMM_SIGNED_12; rs1_used = 1'b1; rs2_used = 1'b0; end 6'h0A: begin // lu12i.w alu_op = ALU_LUI; reg_we = 1'b1; imm_type = IMM_U20; rs1_used = 1'b0; rs2_used = 1'b0; end // 其他指令译码... endcase end3. 数据冒险处理机制
3.1 前递旁路(Forwarding)实现
前递旁路是解决数据冒险的核心技术，其基本原理是将尚未写回寄存器的结果直接传递给需要它的指令。我们的设计需要处理三种前递情况：
- EX前递：当前指令的源操作数是上一条指令的ALU结果
- MEM前递：当前指令的源操作数是上上条指令的ALU结果
- WB前递：当前指令的源操作数是正在写回的结果
前递控制逻辑实现：
// 在EX阶段添加前递判断逻辑 always @(*) begin // 默认使用寄存器值 rs1_val = reg_rs1_data; rs2_val = reg_rs2_data; // EX前递：上一条指令将结果写入当前指令的源寄存器 if (EX_MEM_reg_we && (EX_MEM_rd == rs1)) rs1_val = EX_MEM_alu_result; if (EX_MEM_reg_we && (EX_MEM_rd == rs2)) rs2_val = EX_MEM_alu_result; // MEM前递：上上条指令将结果写入当前指令的源寄存器 if (MEM_WB_reg_we && (MEM_WB_rd == rs1) && !(EX_MEM_reg_we && (EX_MEM_rd == rs1))) rs1_val = MEM_WB_wb_data; if (MEM_WB_reg_we && (MEM_WB_rd == rs2) && !(EX_MEM_reg_we && (EX_MEM_rd == rs2))) rs2_val = MEM_WB_wb_data; end3.2 Load阻塞(Stall)处理
当遇到load-use冒险（即当前指令需要使用上一条load指令刚从内存读取的数据）时，必须插入流水线气泡。阻塞检测逻辑：
// 在ID阶段检测load-use冒险 assign load_use_hazard = (ID_EX_mem_read && ((ID_EX_rd == rs1) || (ID_EX_rd == rs2))); // 流水线控制信号 assign IF_ID_enable = ~load_use_hazard; // 保持IF/ID寄存器 assign PC_enable = ~load_use_hazard; // 暂停PC assign ID_bubble = load_use_hazard; // 在ID阶段插入气泡关键时序分析：
- load指令在MEM阶段才获得有效数据
- 使用该数据的指令此时已进入EX阶段
- 必须阻塞流水线1个周期，等待数据可用
4. 存储器接口与评测准备
4.1 RAM接口适配器设计
conver_ram.v模块负责CPU原生接口与实验平台RAM接口的转换，核心是正确处理字节使能和小端序：
module conver_ram( input clk, input resetn, // CPU侧接口 input cpu_sram_en, input [3:0] cpu_sram_we, input [31:0] cpu_sram_addr, input [31:0] cpu_sram_wdata, output [31:0] cpu_sram_rdata, // RAM物理接口 inout [31:0] ram_data, output [19:0] ram_addr, output [3:0] ram_be_n, output ram_ce_n, output ram_oe_n, output ram_we_n ); assign ram_be_n = (|cpu_sram_we & cpu_sram_en) ? ~cpu_sram_we : 4'h0; assign ram_ce_n = ~cpu_sram_en; assign ram_we_n = ~(|cpu_sram_we & cpu_sram_en); assign ram_oe_n = (|cpu_sram_we & cpu_sram_en); assign ram_addr = cpu_sram_addr[21:2]; // 按字寻址 assign ram_data = ~ram_we_n ? cpu_sram_wdata : 32'hz; always @(posedge clk or negedge resetn) begin if (!resetn) begin cpu_sram_rdata <= 32'h0; end else if (~ram_oe_n) begin cpu_sram_rdata <= ram_data; // 小端序处理 end end endmodule4.2 评测准备与调试技巧
评测程序通常为斐波那契数列计算，其内存布局如下：
| 地址范围 | 用途 | 说明 |
|---|---|---|
| 0x80000000-0x803FFFFF | BaseRAM | 存放测试程序 |
| 0x80400000-0x807FFFFF | ExtRAM | 存放计算结果 |
| 0x0-0x100 | ExtRAM起始区域 | 评测脚本读取区域 |
常见调试问题解决：
程序不启动：
- 检查复位逻辑：复位时PC应指向0x80000000
- 验证时钟信号：使用ILA核抓取clk和resetn信号
计算结果错误：
- 检查数据前递逻辑：在EX/MEM/WB阶段添加调试信号
- 验证存储器接口：确保字节使能和小端序处理正确
评测超时：
- 优化关键路径：使用流水线寄存器平衡时序
- 检查阻塞逻辑：避免不必要的流水线停顿
// 添加调试信号示例 (* mark_debug = "true" *) wire [31:0] debug_pc; (* mark_debug = "true" *) wire [31:0] debug_reg_data;在实际项目中，最耗时的往往是前递和阻塞逻辑的调试。建议先通过仿真验证基本功能，再上板调试。使用Vivado的ILA工具可以实时观察流水线各阶段的信号变化，这是定位问题的有效手段。