芯片测试工程师必看：Mentor DFT OCC时钟控制器实战配置与三大设计模式详解
芯片测试工程师必看：Mentor DFT OCC时钟控制器实战配置与三大设计模式详解
在芯片测试领域，时钟控制器的设计与配置一直是工程师面临的核心挑战之一。作为DFT（Design for Testability）工程师，我们每天都需要与各种时钟域、时序约束和测试模式打交道。而Mentor DFT工具中的OCC（On-Chip Clock Controller）模块，则是解决这些问题的关键组件。本文将深入探讨Standard、Parent和Child三种OCC类型在实际项目中的应用场景和配置技巧，帮助工程师避免常见的"坑"。
1. OCC基础与三种设计模式解析
OCC（片上时钟控制器）是DFT架构中负责管理测试时钟的核心模块。它需要在测试模式下提供稳定的时钟控制，同时不影响功能模式下的时钟行为。Mentor DFT工具支持三种主要的OCC设计模式，每种模式都有其特定的应用场景。
1.1 Standard OCC：全能型时钟管家
Standard OCC是最常用的类型，它集成了三种核心功能：
- 时钟选择：在功能时钟和测试时钟之间切换
- 时钟斩波控制：精确控制时钟脉冲的宽度和时序
- 时钟门控：根据需要启用或禁用时钟域
在实际项目中，Standard OCC通常用于以下场景：
- 单一时钟域的设计
- 不需要特殊时钟控制的中小型芯片
- 作为顶层时钟控制器使用
# Standard OCC的典型Tessent配置示例 set_occ_config -type standard \ -fast_clock_source PLL \ -slow_clock_source TCK \ -scan_enable_sync true1.2 Parent OCC：分层设计的核心枢纽
Parent OCC主要用于复杂的分层设计，它具有以下特点：
- 可以管理多个Child OCC
- 负责顶层时钟分配和同步
- 通常与芯片的时钟树综合策略紧密结合
Parent与Standard OCC的关键区别：
| 特性 | Parent OCC | Standard OCC |
|---|---|---|
| 子OCC管理 | 支持 | 不支持 |
| 时钟域交叉 | 处理更复杂 | 处理简单 |
| 面积开销 | 较大 | 较小 |
| 配置复杂度 | 高 | 中等 |
1.3 Child OCC：模块化设计的理想选择
Child OCC通常用于：
- 大型芯片中的独立功能模块
- 需要单独时钟控制的IP核
- 多电压域设计中的时钟隔离
提示：在设计Child OCC时，必须确保其与Parent OCC的时钟同步机制正确配置，否则可能导致测试模式下的时序违例。
2. OCC实战配置：从理论到实现
2.1 OCC插入与布局的最佳实践
OCC的物理布局直接影响测试的可靠性和芯片性能。以下是关键考虑因素：
位置选择：
- 尽量靠近PLL或时钟源
- 但必须放在功能模块内部以实现本地控制
- 避免放在时钟路径的末端
时钟树综合：
- 保持功能模式和测试模式的时钟路径一致
- 避免在OCC后添加不必要的时钟多路复用器
- 使用专用布线资源连接关键时钟信号
# OCC布局约束示例 set_occ_placement -instance U_OCC_MAIN \ -location "X100 Y150" \ -clock_route_preference M8 \ -fanout_limit 162.2 关键参数配置详解
在Tessent环境中配置OCC时，以下几个参数需要特别注意：
pll_cycles：定义PLL锁定所需的周期数SIM_POST_SHIFT：控制移位后的稳定周期数capture_width：设置捕获窗口的宽度
常见问题与解决方案：
问题1：仿真中出现时钟不同步
- 检查
pll_cycles设置是否足够 - 验证慢时钟与快时钟的相位关系
- 检查
问题2：ATPG生成的pattern在硬件上失效
- 调整
SIM_POST_SHIFT值 - 检查扫描使能信号的同步逻辑
- 调整
2.3 慢时钟驱动时序元件的特殊处理
慢时钟直接驱动时序元件可能导致仿真失配，解决方法包括：
使用专门的同步单元处理慢时钟：
module slow_clock_sync ( input clk_fast, input clk_slow, input scan_en, output sync_scan_en ); // 双触发器同步链 reg sync_ff1, sync_ff2; always @(posedge clk_fast) begin sync_ff1 <= scan_en; sync_ff2 <= sync_ff1; end assign sync_scan_en = sync_ff2; endmodule在ATPG流程中定义external_capture过程：
procedure external_capture ext_fast_cap_proc { timeplate tmp1; cycle = { force_pi; }; cycle = { }; cycle = { pulse slow_clock; }; cycle = { }; }
3. ATPG模式下的OCC配置策略
3.1 标准测试模式配置
在标准测试模式下，OCC需要支持以下操作：
- 扫描移位（低速时钟）
- 捕获（高速或低速时钟）
- 时钟门控切换
典型的Tessent配置流程：
定义时钟特性：
set_test_clock -name clk_fast -period 10 -waveform {0 5} set_test_clock -name clk_slow -period 50 -waveform {0 25}配置OCC工作模式：
set_occ_mode -mode standard \ -fast_clock clk_fast \ -slow_clock clk_slow \ -scan_enable sync_scan_en生成ATPG pattern：
create_patterns -mode full_scan \ -clock_config occ_controlled \ -fault_coverage 99.5%
3.2 复杂场景：快时钟比慢时钟慢的特殊处理
当快时钟频率低于慢时钟时，需要特殊配置：
使用不同的timeplate：
timeplate shift_tp = { period 50; pulse_clock 25 10; } timeplate capture_tp = { period 60; pulse_clock 30 15; }调整ATPG参数：
set_external_capture_options -pll_cycles 3 \ -post_shift_cycles 2 \ -pre_capture_cycles 1在dofile中定义额外变量：
set slowest_fast_clock_period 60 set test_clock_period 50 set SIM_POST_SHIFT [expr {int(ceil(2.0*$slowest_fast_clock_period/$test_clock_period)-1)}]
4. 调试与验证：确保OCC设计正确性
4.1 常见问题排查指南
问题1：仿真与硬件行为不一致
- 检查项：
- 时钟同步逻辑是否正确实现
pll_cycles参数是否足够- 扫描使能信号的时序是否满足要求
问题2：ATPG覆盖率低于预期
- 解决方案：
- 验证OCC是否在所有测试模式下正确使能
- 检查时钟门控逻辑是否阻碍了故障传播
- 调整捕获时钟的脉冲宽度和时序
4.2 OCC相关DRC检查要点
在Tessent Shell中运行以下DRC检查：
check_occ_configuration -all verify_clock_domains -crossings validate_scan_enable_synchronization注意：特别关注慢时钟域与快时钟域之间的路径约束，这些路径容易因OCC配置不当而导致时序问题。
4.3 性能优化技巧
面积优化：
- 对于小型设计，优先使用Standard OCC
- 合理设置时钟门控粒度，避免过度细分
功耗优化：
- 在不影响测试质量的前提下，降低慢时钟频率
- 使用动态时钟门控策略
测试时间优化：
- 平衡
pll_cycles和测试时间的关系 - 并行化多个时钟域测试
- 平衡
# 优化后的OCC配置示例 set_occ_config -type standard \ -fast_clock PLL_OUT \ -slow_clock TCK \ -pll_cycles 2 \ -scan_enable_sync true \ -power_aware_testing on \ -clock_gating_optimization high在实际项目中，我发现最常遇到的问题往往与时钟同步有关。特别是在使用Parent-Child OCC结构时，确保各级OCC之间的时钟相位对齐至关重要。有一次，因为一个Child OCC的同步信号比Parent OCC晚了一个周期，导致整个芯片的测试pattern全部失效。通过仔细检查Tessent生成的时钟波形报告，最终定位到了这个微妙的时序问题。