手把手教你用FPGA（Verilog）驱动DHT11温湿度传感器（附完整代码与上板验证）
FPGA实战：从零构建DHT11温湿度监测系统
1. 项目背景与硬件准备
在嵌入式开发领域，环境监测是最基础却至关重要的功能之一。DHT11作为一款性价比极高的数字温湿度传感器，以其简单的单总线接口和稳定的性能，成为初学者入门FPGA外设控制的理想选择。不同于常见的I2C或SPI接口设备，DHT11的单总线协议对时序控制有着严格要求，这恰好给了我们深入理解硬件时序逻辑的绝佳机会。
核心硬件组件清单：
- FPGA开发板（如EP4CE10、Basys3等）
- DHT11温湿度传感器模块
- 4.7kΩ上拉电阻
- 数码管显示模块（可选）
- 杜邦线若干
提示：市面常见的DHT11模块已内置上拉电阻，若使用裸传感器需自行添加4.7kΩ上拉电阻至DATA线
单总线协议的精妙之处在于它仅用一根数据线就完成了双向通信。这种设计虽然节省了IO资源，但对时序控制提出了更高要求。DHT11的典型时序参数如下：
| 操作阶段 | 时间参数 | 误差范围 |
|---|---|---|
| 启动信号低电平 | ≥18ms | ±10% |
| 主机释放总线 | 20-40μs | 严格 |
| 从机响应低电平 | 80μs | ±20% |
| 从机响应高电平 | 80μs | ±20% |
| 数据位"0" | 26-28μs | ±1μs |
| 数据位"1" | 70μs | ±10% |
2. 状态机设计与Verilog实现
2.1 状态划分与转换逻辑
根据DHT11的通信协议，我们需要设计一个六状态有限状态机（FSM）来精确控制每个时序阶段。状态转换图如下所示：
[WAIT_2S] → [START_SIGNAL] → [WAIT_RESPONSE] ↑ ↓ └──────[RECEIVE_DATA] ← [RESPONSE_HIGH] ← [RESPONSE_LOW]关键状态定义：
parameter WAIT_2S = 3'd0; // 上电稳定等待 parameter START_SIGNAL = 3'd1; // 发送起始信号 parameter WAIT_RESPONSE= 3'd2; // 等待传感器响应 parameter RESPONSE_LOW = 3'd3; // 响应低电平阶段 parameter RESPONSE_HIGH= 3'd4; // 响应高电平阶段 parameter RECEIVE_DATA = 3'd5; // 数据接收阶段2.2 精确时钟计数实现
时序控制的核心在于精确的时钟计数。假设系统时钟为50MHz（周期20ns），我们需要设计多级计数器：
// 时钟分频：50MHz→1MHz（1μs周期） reg [5:0] clk_div; always @(posedge clk_50m or negedge rst_n) begin if(!rst_n) clk_div <= 6'd0; else clk_div <= (clk_div == 6'd49) ? 6'd0 : clk_div + 1; end wire clk_1m = (clk_div == 6'd49); // 微秒计数器 reg [15:0] us_cnt; always @(posedge clk_50m or negedge rst_n) begin if(!rst_n) us_cnt <= 16'd0; else if(clk_1m) us_cnt <= us_cnt + 1; end // 毫秒级计时（用于启动信号） reg [31:0] ms_cnt; always @(posedge clk_50m or negedge rst_n) begin if(!rst_n) ms_cnt <= 32'd0; else if(clk_1m && (us_cnt == 999)) ms_cnt <= ms_cnt + 1; end2.3 完整状态机实现
状态机的三段式写法是FPGA设计的黄金标准，下面展示核心状态转换逻辑：
// 状态寄存器 reg [2:0] current_state, next_state; // 状态转换逻辑 always @(*) begin case(current_state) WAIT_2S: next_state = (ms_cnt >= 2000) ? START_SIGNAL : WAIT_2S; START_SIGNAL: next_state = (ms_cnt >= 18) ? WAIT_RESPONSE : START_SIGNAL; WAIT_RESPONSE: next_state = dht11_falling ? RESPONSE_LOW : (us_cnt > 100) ? WAIT_2S : WAIT_RESPONSE; RESPONSE_LOW: next_state = dht11_rising ? RESPONSE_HIGH : RESPONSE_LOW; RESPONSE_HIGH: next_state = dht11_falling ? RECEIVE_DATA : RESPONSE_HIGH; RECEIVE_DATA: next_state = (bit_cnt == 40) ? WAIT_2S : RECEIVE_DATA; default: next_state = WAIT_2S; endcase end3. 数据解析与校验
3.1 数据帧结构解析
DHT11每次传输40位数据，格式如下：
[8bit湿度整数][8bit湿度小数][8bit温度整数][8bit温度小数][8bit校验和]典型数据示例：
湿度整数：00110101 (53%RH) 湿度小数：00000000 (0.0%) 温度整数：00011000 (24℃) 温度小数：00000100 (0.4℃) 校验和： 01010001 (81)校验计算： 53 + 0 + 24 + 0.4 = 77.4 → 取整后校验和为77（01001101），与示例不符，说明数据异常
3.2 Verilog数据接收实现
边沿检测是数据接收的关键，我们需要准确捕获DATA线上的每个跳变：
// 边沿检测电路 reg dht11_dly1, dht11_dly2; always @(posedge clk_50m or negedge rst_n) begin if(!rst_n) begin dht11_dly1 <= 1'b1; dht11_dly2 <= 1'b1; end else begin dht11_dly1 <= dht11_data; dht11_dly2 <= dht11_dly1; end end wire dht11_rising = dht11_dly1 & ~dht11_dly2; wire dht11_falling = ~dht11_dly1 & dht11_dly2; // 数据位判定与存储 always @(posedge clk_50m or negedge rst_n) begin if(!rst_n) begin data_buffer <= 40'd0; bit_cnt <= 6'd0; end else if(current_state == RECEIVE_DATA) begin if(dht11_falling) begin // 根据高电平持续时间判断数据位 if(high_time > 50) data_buffer[39-bit_cnt] <= 1'b1; else data_buffer[39-bit_cnt] <= 1'b0; bit_cnt <= bit_cnt + 1; end end else begin bit_cnt <= 6'd0; end end4. 调试技巧与实战经验
4.1 SignalTap II实时调试
Altera/Intel FPGA的SignalTap II逻辑分析仪是调试时序问题的利器。建议捕获以下信号：
添加信号列表： - current_state[2:0] - dht11_data - bit_cnt[5:0] - us_cnt[15:0] - data_buffer[39:0]典型问题排查指南：
无响应信号：
- 检查上拉电阻是否连接
- 测量VCC电压（应在3.3V-5V）
- 确认START信号低电平持续时间≥18ms
数据校验失败：
- 检查us_cnt是否准确
- 确认边沿检测电路工作正常
- 测量环境是否超出传感器工作范围
信号抖动严重：
- 缩短连接线长度
- 在DATA线添加100nF滤波电容
- 降低通信速率（增加状态间延时）
4.2 上板验证技巧
实际部署时，这些技巧能帮你节省大量调试时间：
电源处理：
- 在传感器VCC与GND之间添加10μF电解电容
- 使用示波器检查电源纹波（应<50mV）
布线建议：
- DATA线长度不超过20cm
- 避免与高频信号线平行走线
- 使用双绞线减少干扰
抗干扰设计：
// 添加软件滤波 reg [7:0] filter_reg; always @(posedge clk_50m) begin filter_reg <= {filter_reg[6:0], dht11_data}; end wire data_filtered = (filter_reg == 8'hFF) ? 1'b1 : (filter_reg == 8'h00) ? 1'b0 : data_filtered;5. 性能优化与扩展应用
5.1 低功耗设计
对于电池供电应用，可通过以下方式降低功耗：
- 间歇工作模式：
// 每30秒唤醒一次 reg [31:0] sleep_cnt; always @(posedge clk_1m) begin if(current_state == WAIT_2S) begin sleep_cnt <= (sleep_cnt >= 30_000_000) ? 0 : sleep_cnt + 1; if(sleep_cnt == 0) start_sample <= 1'b1; end end- 时钟门控技术：
// 动态关闭未用模块时钟 assign sensor_clk_en = (current_state != WAIT_2S); assign display_clk_en = (update_display);5.2 多传感器组网
通过片选信号控制多个DHT11：
实现方案： 1. 每个传感器DATA线接独立IO 2. 使用模拟开关（如74HC4051）切换 3. 通过三态缓冲器（74HC125）隔离Verilog多路控制核心代码：
reg [1:0] sensor_sel; assign dht11_data_0 = (sensor_sel == 0) ? data_line : 1'bz; assign dht11_data_1 = (sensor_sel == 1) ? data_line : 1'bz; always @(posedge sample_clk) begin sensor_sel <= sensor_sel + 1; if(sensor_sel == 0) begin temp_data[0] <= current_temp; humid_data[0] <= current_humid; end end6. 显示与数据接口
6.1 数码管驱动设计
四位数码管显示温湿度典型实现：
module seg_display( input clk, input [15:0] data, // 高8位湿度，低8位温度 output reg [3:0] seg_sel, output reg [7:0] seg_data ); reg [1:0] scan_cnt; always @(posedge clk) scan_cnt <= scan_cnt + 1; always @(*) begin case(scan_cnt) 0: begin seg_sel = 4'b1110; seg_data = seg_table[data[15:12]]; end 1: begin seg_sel = 4'b1101; seg_data = seg_table[data[11:8]] | 8'h80; end 2: begin seg_sel = 4'b1011; seg_data = seg_table[data[7:4]]; end 3: begin seg_sel = 4'b0111; seg_data = seg_table[data[3:0]]; end endcase end // 共阳数码管编码 function [7:0] seg_table; input [3:0] num; begin case(num) 0: seg_table = 8'hC0; 1: seg_table = 8'hF9; // ...其他数字编码 default: seg_table = 8'hFF; endcase end endfunction endmodule6.2 UART数据上传
添加串口输出便于远程监控：
module uart_tx( input clk, input [15:0] temp_data, input [15:0] humid_data, output uart_tx ); reg [3:0] bit_cnt; reg [8:0] tx_data; reg tx_busy; always @(posedge clk) begin if(!tx_busy) begin tx_data <= {"H:", humid_data[15:8], ".", humid_data[7:0], " "}; tx_busy <= 1'b1; end else begin // 标准UART发送逻辑... end end endmodule在项目开发过程中，最耗时的往往是时序调试阶段。建议先用示波器确认START信号波形符合要求，再逐步验证每个状态转换。当第一次看到数码管稳定显示正确的温湿度数值时，那种成就感正是硬件开发的魅力所在。