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在Vivado里调通3/4删余卷积码Viterbi译码：从分支度量到回溯的完整避坑指南

news 2026/8/9 9:14:54

Vivado平台实现3/4删余卷积码Viterbi译码的工程实践

在数字通信系统中，卷积码因其优异的纠错性能被广泛应用。802.11a等标准中采用的删余卷积码技术，通过有选择地删除部分编码比特来提高码率。本文将深入探讨如何在Vivado平台上实现3/4删余卷积码的Viterbi译码器，从模块划分到调试技巧，为FPGA工程师提供完整的实战指南。

1. 删余卷积码预处理设计

删余卷积码的核心思想是从1/2码率的母码出发，按照固定模式删除部分编码比特，从而获得更高的有效码率。在802.11a标准中，3/4删余码通过删除1/2母码的特定比特实现。

1.1 补零模块的时钟域处理

接收端首先需要将被删除的比特位置补零，还原为母码格式。这一过程涉及两个关键设计点：

补零逻辑：根据删余模式动态插入虚拟比特
跨时钟域同步：40MHz输入时钟到60MHz处理时钟的安全过渡

module truncbits_supplement( input clk40M, // 输入时钟 input clk60M, // 输出时钟 input rst, input [1:0] datain, // 删余编码输入 input validin, output reg [5:0] dataout, // 补零后输出 output reg validout ); reg [1:0] cnt; always @(posedge clk40M or negedge rst) begin if(!rst) begin cnt <= 0; dataout <= 0; validout <= 0; end else if(validin) begin case(cnt) 0: begin // A1B1直接输出 dataout[5:4] <= datain; validout <= 0; cnt <= 1; end 1: begin // A20B3补零 dataout[3] <= datain[1]; // A2 dataout[0] <= datain[0]; // B3 dataout[2:1] <= 2'b00; // 补零 validout <= 1; cnt <= 0; end endcase end end endmodule

注意：补零后的数据宽度应与母码一致，本例中1/2码率母码每个时钟周期处理2bit，经3/4删余和补零后扩展为6bit。

1.2 虚拟比特的度量处理策略

对于补零产生的虚拟比特，分支度量计算需要特殊处理：

比特类型	处理方式	度量计算依据
真实比特	完整汉明距离计算	接收与理想码字
虚拟比特	不计入度量或按擦除处理	仅考虑有效位

这种区分处理可避免虚拟比特对路径度量的不当影响，确保译码准确性。

2. Viterbi译码核心模块实现

2.1 分支度量单元优化设计

分支度量计算是Viterbi译码的第一步，其精度直接影响最终性能。针对删余码特点，我们采用分层计算策略：

预计算基础度量值：对母码所有可能输出(00,01,10,11)计算汉明距离
动态选择机制：根据当前处理阶段选择适当的度量计算方式

// 分支度量计算核心逻辑 always @(*) begin case(trunc_phase) 0: begin // 完整2bit度量 bm00 = (rx_bit0 ^ 0) + (rx_bit1 ^ 0); bm11 = (rx_bit0 ^ 1) + (rx_bit1 ^ 1); // 其他组合类似... end 1: begin // 仅A2有效 bm00 = (rx_bit1 ^ 0); // 忽略补零位 bm11 = (rx_bit1 ^ 1); // 调整其他组合... end 2: begin // 仅B3有效 bm00 = (rx_bit0 ^ 0); bm11 = (rx_bit0 ^ 1); // 调整其他组合... end endcase end

2.2 ACS单元的资源优化技巧

加比选(ACS)是Viterbi译码最耗资源的环节。针对Xilinx FPGA特点，我们采用以下优化方法：

流水线设计：将加法、比较、选择操作分三级流水
位宽压缩：采用饱和算术而非标准补码
状态复用：利用SRL16E实现紧凑的状态存储

module ACS_pipelined( input clk, input [5:0] pm_prev0, pm_prev1, // 前状态度量 input [1:0] bm, // 分支度量 output reg acs_decision, // 选择结果 output reg [5:0] pm_new // 新路径度量 ); // 第一级：并行加法 reg [5:0] sum0, sum1; always @(posedge clk) begin sum0 <= pm_prev0 + bm; sum1 <= pm_prev1 + bm; end // 第二级：比较 reg comp_result; always @(posedge clk) begin comp_result <= (sum0 < sum1); end // 第三级：选择输出 always @(posedge clk) begin acs_decision <= comp_result; pm_new <= comp_result ? sum0 : sum1; end endmodule

2.3 幸存路径存储架构

幸存路径存储的设计直接影响译码器的吞吐量和时延。我们评估三种实现方案：

方案	资源消耗	最大频率	适用场景
寄存器堆	高	高	短约束长度
Block RAM	低	中	中等回溯深度
UltraRAM	最低	高	长约束深度大帧

本设计采用三块Block RAM的乒乓结构，实现无冲突读写：

RAM轮询机制：写RAM1时读RAM2，写RAM2时读RAM3，写RAM3时读RAM1
深度匹配：每个RAM深度等于回溯深度(36)，确保完整路径存储
地址生成：写地址累加，读地址基于当前回溯点计算

3. 回溯模块的时序优化

回溯操作是Viterbi译码的最后阶段，也是最容易产生时序瓶颈的环节。

3.1 最小状态选择策略

回溯起点需要选择具有最小路径度量的状态。对于64状态的情况，我们采用分级比较策略：

第一级：将64状态分为4组，每组16状态并行比较
第二级：4个小组胜出者进入最终比较
流水线设计：每个时钟周期完成一级比较

// 分级比较器设计 module min_state_selector( input clk, input [5:0] pm_array [0:63], // 路径度量数组 output reg [5:0] min_state // 最小度量状态 ); // 第一级寄存器 reg [5:0] stage1 [0:3]; reg [5:0] stage1_pm [0:3]; // 第二级寄存器 reg [5:0] final_state; reg [5:0] final_pm; always @(posedge clk) begin // 第一级：4组并行比较 for(int i=0; i<4; i++) begin automatic int base = i*16; stage1_pm[i] = pm_array[base]; stage1[i] = base; for(int j=1; j<16; j++) begin if(pm_array[base+j] < stage1_pm[i]) begin stage1_pm[i] = pm_array[base+j]; stage1[i] = base+j; end end end // 第二级：最终比较 final_pm = stage1_pm[0]; final_state = stage1[0]; for(int i=1; i<4; i++) begin if(stage1_pm[i] < final_pm) begin final_pm = stage1_pm[i]; final_state = stage1[i]; end end min_state <= final_state; end endmodule

3.2 回溯路径提取优化

传统回溯方法每个时钟周期只能处理一个状态转换，我们提出两种优化方案：

方案一：预取技术

提前读取多个状态的幸存路径
利用宽位宽RAM一次获取多个状态信息
通过多路选择器快速切换回溯路径

方案二：推测回溯

基于前几步回溯方向预测后续路径
并行验证多个可能路径
通过早期终止减少无效操作

4. Vivado调试技巧与性能分析

4.1 关键信号抓取策略

利用Vivado的ILA工具时，需精心选择触发条件和捕获信号：

触发条件：
- 译码起始信号
- 路径度量溢出标志
- 回溯状态机超时
关键信号：
- 补零模块的输入输出对比
- ACS单元的选择决策分布
- 回溯路径与预期路径差异

# ILA核配置示例 create_debug_core u_ila_0 ila set_property C_DATA_DEPTH 8192 [get_debug_cores u_ila_0] set_property C_TRIGIN_EN false [get_debug_cores u_ila_0] # 添加监测信号 set_property port_width 1 [get_debug_ports u_ila_0/probe0] set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports u_ila_0/probe0] connect_debug_port u_ila_0/probe0 [get_nets {top/viterbi/start_decoding}]